SU758258A1 - Устройство для контроля реверсивных регистров сдвига с обратными связями 1 - Google Patents

Description

Изобретение относится к области запоминающих устройств. '

Известны устройства для контроля реверсивных регистров сдвига с об- 5 ратными связями..

В одном из известных устройств для контроля реверсивных регистров сдвига с обратными связями применяются аппаратные методы [1]. Недостат-ц ком этого устройства является большая структурная избыточность, приводящая к снижению надежности устройства.

Из известных устройств наиболее р близким техническим решением к данному изобретению является устройство для контроля реверсивных/регистров сдвига с обратными связями, содержащее первый дешифратор, второй де_- 2( шифратор, первый элемент И, триггер, элемент задержки и Еторой .элемент И, причем выход второго дешифратора подключен к первому входу первого элемента И, выход которого соединен 2* с одним из входов триггера; другой вход которого подключен к выходу элемента задержки, выход триггера соединен с одним из входов второго элемента И·, другой вход которого. под2

ключей ко входу элемента задержки 'и управляющей шине, а выход - к од-1 ному из выходов устройства [2]. ’·

- Недостатками этого устройства

;являются низкая вероятность обнаружения сбоев, так как в нем осуществляется контроль по единичным выборкам малой длины, и увеличение сложности устройства контроля при увеличений разрядности контролируемого регистра, что снижает надежность работы устройства.'

Целью настоящего изобретения является повышение надежности устройства, а также Обеспечение автоматического обнаружения отказов и сбоев контролируемых регистров при любой длине цикла генерируемой' псевдослучайной последовательности.

Поставленная цель достигается тем, что устройство содержит формирователь контрольного числа, коммутатор, логический блок, первый регистр и второй регистр, причем входы первого и второго регистров подключены к выходу коммутатора, входы которого соединены соответственно с первым выходом логического блока и выходом формирователя контрольного числа,

3 758258

входы которого подключены соответственно ко входу устройства"и второму выходу логического блока, третий и четвертый выходы логического блока соединены соответственно с другим выходом устройства и одним из входов первого и второго дешифраторов, другие входы которых подключены соответственно к выходам первого и второго регистров, выходы первого дешифратора и второго элемента И соединены соответственно со вторым входом первого элемента И и входом логического блока,

На чертеже изображена блок-схема 'предложенного устройства контроля и подключение его к контролируемому регистру. ·'·'-г;

Устройство подключается к контролируемому реверсивному регистру сдвига 1 с обратными связями. Устройство содержит логический блок 2, формирователь 3 контрольного числа, коммутатор 4, первый 5 и второй 6 регистры, первый 7 и второй'8 дешифраторы, первый элемент И 9, .

триггер 10, элемент задержки 11, управляющую шину 12, второй элемент И 13 и выход устройства 14.Входы регистров 5 и 6 подключены к. выходу коммутатора 4, входы которого соединены соответственно с первым выходом логического блока 2 и выходом формирователя 3 контрольного числа, входы которого', под-, ключены соответственно ко входу устройства, соединенного с выходом контролируемого регистра 1, и второму ' выходу логического блока 2. Третий выход логического блока 2 соединен с выходом устройства,подключенного ко входу контролируемого регистра 1, а четвертый выход - с одними из входов дешифраторов 7 и 8, Другие входы дешифраторов 7 и 8 подключены соответственно к выходам регистров 5 и б. Выходы дешифраторов 7 и 8 подключены ко входам пер- вого элемента И 9, выход которого.о соединен с одним из входов’триггера 10, другой вход которого подключен к. выходу элемента задержки 11. Вы- . ход триггера 10 соединен с одним из., входов второго элемента И 13, другой вход которого подключей к входу эле- . .мента задержки 11 и к управляющей шине 12. Выход второго элемента И 13 соединен с выходом устройства 14 и одним входом логического блока 2,. на другой вход которого подаётся сигнал запуска.

Устройство работает следующим образом.

Каждый очередной импульс источника контрольной частоты (на черте-, же не показан), поступающий на. управляющую шину 12, проходя через элемент задержки 11, устанавливает триггер 10 в состояние, разрёщающее

10

15

25

30

45

55

60

65

20

35

40

50

4 .

'следующему импульсу источника контрольной частоты выйти через элемент И 13 на выход 14.После подачи импульса запуска начинает работать логический блок 2. По командам логического блока коммутатор 4 подключает выход формирователя контрольного числа 3 к входу первого' регистра 5, в контролируемом регистре 1 осуществляется сдвиг ин-. формации на число тактов, равное максимальной длине генерируемой псевдослучайной последовательности/ в прямом .направлении, при этом происходит выработка контрольного числа формирователем 3. По окончании прямого сдвига информации выработанное число записывается и запоминается в регистре 5. Вход регистра 5 отключается от выхода формирователя 3, изменяется' направление сдвига и осуществляется обратный сдвиг (реверс). . информации на тоже самое число тактов. По окончаний реверса вход регистра 5 подключается к выходу · формирователя 3, изменяется направление сдвига и осуществляется прямой сдвиг, информации.' При этом вырабатывается второе контрольное число.

По окончании второго. прямого сдвига выработанное контрольное число записывается в регистре б .. Затем осуществляется дешифрация состояний регистров 5 и 6, при этом позиционные двоичные коды регистров 5 и 6 .преобразуются в унитарные временные коды, которые с выходов соответственно дешифраторов 7. и 8 подаются на входы элемен•тов И 9? При исправном функционировании.контролируемого регистра I на выходе элемента И 9 появляется сигнал, устанавливающий триггер .10 в состояние/запрещающее прохождение’ сигнала, поступающего на шину 12, на выход 14. При этом осуществляется новый запуск логического блока 2 и цикл работы устройства повторяется.. . Выдача ложного сигнала на выход 14 от первого 'импульса’ источника контрольной Частоты,’ поступающего на , шину 12, исключается первоначальной установкой триггера 10.

Во избежание вырабатывания ложных сигналов на выходе 14 контрольная частота От'источника должна быть ’ привязана к сигналу дешифрации состояний регистров 5 и б. Поэтому предполагается , что контрольная частота . на шине 12/ показанной на чертеже, привязана по времени к сигналу на управляющих входах дешифраторов 7 й 8 в источнике контрольной частоты.

В случае возникновения отказа или сбоя выработанные контрольные числа будут отличаться и, следовательно, не появится сигнал на· выходе элемента И 9, переключающей триг-. тер 10 в состояние, запрещающее

758258

·£

прохождение на выход устройства 14 сигнала контрольной частоты. При поступлении очередного импульса контрольной частоты нд элемент И· 13 на выходе 14 появится сигнал, сигиа- . лизирующий о неисправной ра~боте кон-. 5 тролируемого регистра 1. Этот же сигнал останавливает логический блок 2. <

Тёхникс-экономичоские преимущества описываемого устройства заключаются в обеспечении контроля как отказов, так и сбоев функционирования реверсивных регистров с обратной. связью при произвольной длине цикла работы контролируемого узла. При этом сложность устройства контроля не . увеличивается с ростом количества разрядов контролируемого узла, тем самым повышается достоверность контроля и надежность устройства.

' 20

Claims (1)

1. Формула изобретения

   Устройство для контроля реверсивных регистров сдвига с обратными свя-25 зями, содержащее первый дешифратор, второй дешифратор, первый элемент И, триггер, элемент задержки и второй элемент' И, причем выход второго дешифратора подключен к первому входу 3θ первого элемента И, выход которого соединен с одним из входов триггера, другой вход которого подключен к. выходу элемента задержки, Выход триггера соединен с одним из входов 35

   » *

   второго элемента И, другой вход ' которого подключен ко входу, элемен- ^: та'задержки и управляющей шине, а выход - к одному из выходов устройства, о т л и ч ающе ё с я тем, что, с целью повышения надежности устройства, оно содержит формирователь контрольного числа, коммутатор, логический блок, первый регистр и второй регистр, причем входы первого и второго регистров подключены к выходу коммутатора, входы которого соединены соответственно с первым выходом ‘логического блока и выходом формирователя контрольного числа, входа которого подключены соответственно ко входу устройства И второ;му выходу логического блока, третий и четвертый выходы логического блока соединены соответственно с другим выходом устройства "и Одними из входов первого и второго дешифраторов, другие входы которых подключены соответственно к выходам первого и второго регистров, выходы первого дешифратора и второго элемента И соединены соответственно со вторым входом первого элемента И и входом логического блока. "