SU1531227A1 - Устройство дл исправлени ошибок кодов Боуза-Чоудхури-Хоквингема - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может использоватьс  дл  повышени  достоверности обработки и передачи дискретной информации. Цель изобретени  - повышение помехоустойчивости устройства. Устройство дл  исправлени  ошибок кодов Боуза-Чоудхури-Хоквинима содержит датчики 1,2 и 23 импульсов, сумматора 3,5,8,19 и 37, блоки 4,10 и 12 вычитани , блоки 6 и 16 умножени , блок 7 логарифмировани , блоки 8,11 и 22 делени , блоки 20 и 24 сравнени , элементы И 18,21,27,31,39,33 и 36, регистры 35,13,17, регистры 25 и 38 сдвига, входной и выходной регистры 32 и 40, элементы ИЛИ 29 и 34, триггеры 26 и 30, реверсивный счетчик 28, регистр 14 адреса и блок 15 посто нной пам ти. 2 ил.

Description

Изобретение oTHocirii:n к aRTOMirni- ке и В1,1чнслител1.иой технике и может HcnojTb3OBaTt CH дл  повышени  достоверности обработки и передачи дискретной информации.

Цельн) изобретени   вл етс  повышение помехоустойчивости устройства.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2- временна  /u-iarjiaMMa сигналов на входах устройства.

Устройство содержит счетчики 1 и

2импульсогз, сумматор 3, блок Д вычитани , сумматор 5, блок 6 умножени , плок 7 логарифмировани , блок 8 делени , сумматор 9, 6j:oK 10 вычитани , блок 11 делени , блик 12 вычитани , perviCTp 13, регисгр 14 адреса, блок

15 посто нной пам ти, блок 16; умноже ни , регисггр 17, элемент И 18, сумматор 19, блок 20 сравнени , элемент И 21, блок 22 делени , счетчик 23 импульсов, блок 24 сравнеьпти, регист 25 сдвига, триггер 26, элемент И 27, реверсивный счетчик 28, элемент ИЛИ 29, тригг ер 30, -элемен г И 31, входной регистр 32, элемент Н 33. Эле- мочг ИЛИ 34, регистр 35, элемент И 3 сумматор 37, реги(. гр 38 сл.вига, элемент И 39, выходнсп 1П;гис р 40,

Устройство работает следуютиим обр3ом ,

11е1:1Вснач л1,но и сумг-Лтор 5 заносис  дpoичt oe чи;;ло, соответс 1 вующее единице, в блок 4 ,.1читани  заноситс двоичное число, соо. ччггвующее количеству информационных символич кодовой комбинации, поступающей на перпы информлционный вход устройства, в блок 6 умн11жени  заноситс  двоичное число, соответствую1цсе двойке, в ре- ги1:тр 13 заноситс  двоичное число, соогветствуклчее еп,инице, на вход сумматора 19 поступает двоичное число , соответстпую|; ее единице. В блоке 15 гк сто икой пам ти запи.саны значени  минимаг1ьных полиномов с со- О1 ветст вую1чими адресами .

Кодова  кcl бинaци , закодированна  Щ1клическим кодом (К,К), поступа ег на вход регис гра 32 и одновременно на первые входь счетчиков 1 и 2 (счетчик 1 считает количес .тво единиц а счетчик . - количество нулей кодовой комбинации). На первый вход сумматора J Ц(дае с  шоичнсзе число, соответс } уы1цее количеству н.улей принимаемой (й комбинации, на вто

.

10

15

20 25 ,

, 30

35

40

45

50

55

рой вход сумматора 3 подаетс  двоичное число, соответствующее количеству единиц принимаемой кодовой комби-, нации. С выхода сумматора 3 количество символов, соответствующее результату суммировани , подаетс  одновременно на вход сумматора 5 и вход блока 4  ычитани . С выхода блока 4 двоичное число, соответствующее количеству проверочных символов, подаетс  на первый вход блока 6. Одновременно на второй его вход подаетс  сигнал, соответствующий двойке. С выхода блока 6 двоичное число, cd- ответствуюиее результату умножени , подаетс  на первый вход блока 8 делени . С выхода сумматора 5 результат суммировани  подаетс  на вход блока 7 логарифмировани  по основанию два. С выхода блока 7 двоичное число, соответствующее результату логарифмировани , подаетс  одновременно на второй вход блока 8 и на вхо; младших разр дов регистра 13. С выхода блока 8 двоичное число, соответствующее результату делени , подает- с  на первый вход сумматора 9, на второй вход которого подаетс  двоичное число, соответствующее единице. С выхода сумматора 9 двоичное число, соответствующее результату суммировани , подаетс  одновременно на первый вход блока 12 и первый вход блока 10. С выхода блока 10 на первый вход блока 11 делени  подаетс  двоичное число , соответствующее результату вычитани , на второй его вход подаетс  число два. С.выхода блока 11 на первый вход блока 24 сравнени  подаетс  двоичное число, соответствующее результату делени . На второй вход блока 12 подаетс  двоичное число, соответствующее единице. С выхода блока 12 двоичное число, соответствующее результату вычитани , подаетс  на второй вход блока 20 сравнени . Одновременно на управл ющий вход регистра 13 подаетс  сигнал, который обеспечивает подачу двоичного числа, соответствующего единице, одновременно на первый вход сумматора 19 и на вход старших разр дов регистра 14. С выхода регистра 14 сформированный адрес прступает на вход блока 15. С выхода блока 15 выбранный минимальный полином подаетс  на первый вход блока 16. Одновременно на второй вход блока 16 с выхода регистра 17 подаетс  двоичное число, соответствующее единице, поскольку на вход регистра 17 подаетс  высокий потенциал дев того информационного входа. С выхода сумматора 31 двоичное число, соответствующее результату суммировани , подаетс  одновременно на второй вход элемента И 21 и первый вход блока 20 В блоке 20 сравниваетс  двоичное число , соответствующее результату суммировани  в сумматоре 19 с двоичным числом , соответствующим пор дку старшего из минимальных полиномов, которое подаетс  с выхода блока 12. Если двоичное число, которое подаетс  на первый вход блока 20, меньше или равно двоичному числу, соответствующему пор дку старшего из минимальных полиномов, то тогда на первом выходе Меньше или равно блока 20 по витс  сигнал, который обеспечивает подачу двоичного числа с выхода сумматора 19 через элемент И 21 на информационный вход регистра 13. Это двоичное число с вы- хода регистра 13 подаетс  одновременно на вход старщих разр дов регистра 14 и на первый вход сумматора 19. С выходов регистра 14 сформированный новый адрес подаетс  на вход блока

15.С выхода блока 15 выбранный новый полином подаетс  на первый вход блока

16.В блоке 16 выбранный новый полином умножаетс  на предыдущий. Результат умножени  записываетс  в регистр

17.На второй вход сумматора 19 одно временно с дес того информационного входа подаетс  двоичное число, соответствующее единице. Результат суммировани  подаетс  на второй вход эле- мента И 21 и первый вход блока 20.

В блоке 20 сравниваетс  двоичное число , соответствующее результату суммировани  в сумматоре 19 с двоичным числом, соответствующим пор дку стар- шего из минимальных полиномов, которое подаетс  с выхода блока 12. Если двоичное число, которое подаетс  на первый вход блока 20, меньше или равно двоичному числу, соответствующе .

му пор дку старшего из минимальных полиномов, на первом выходе Меньше или равно блока 20 по вл етс  сигнал, который обеспечивает подачу двоичного числа с выхода сумматора 19 через элемент И 21 на информационный вход регистра 13. Затем повтор етс  процедура выбора и умножени  полиномов . Эта процедура продолжаетс  до

Q J5 20 25 зо

. -

. 35

,

50

55

тех пор, пока на втором выходе блока 20 Больше не по витс  сигнал. С по влением на втором выходе Больше блока 20 сигнала обеспечиваетс  подача двоичного числа, соответствующего результату умножени  полиномов, наход щихс  в регистре 17, через элемент И 18 на второй вход блока 22 и одновременно подача прин той кодовой комбинации, наход щейс  в регистре 32, через элементы И 33, ЮШ 34 на вход регистра 35. С выХода регистра 35 прин та  кодова  комбинаци  подаетс  одновременно на второй вход элемента И 36, информационный вход регистра 25 сдвига, который сдвигает информацию на один разр д влево и первый вход блока 22. В блоке 22 прин та  кодова  комбинаци  делитс  на соответствующий выбранный образующий полином. С выхода блока 22 остаток от делени  подаетс  одновременно на первый вход элемента И 31 и управл ю1 Л1й вход сложени  счетчика 23. С выхода счетчика 23 вес остатка от делени  подаетс  на второй вход блока 24, на который также подаетс  двоичное число, соответствующее количеству исправл емых ошибок с выхода блока 11 . В блоке 24 происходит сравнение количества исправл емых ошибок с весом остатка от делени . В случае, если количество исправл емых ошибок меньше, чем вес остатка от делени , на первом выходе блока 37 Меньше по вл етс  сигнал, который подаетс  одновременно на управл ющий вход сложени  счетчика 28, вход триггера 26 и на разрешающий вход регистра 25 сдвига на один разр д влево. После сдвига на один разр д влево с выхода рег истра 25 кодова  комбинаци  подаетс  на первый вход элемента И 27. Одновременно с выхода триггера 26 разрешающий сигнал подаетс  на второй вход элемента И 27. Этот сигнал обеспечивает подачу сдвинутой кодовой комбинации через элемент ИЛИ 29 на вход регистра 25, с выхода которого сдвинута  кодова  комбинаци  подаетс  одновременно на второй вход элемента И 36, первый вход блока 22 и информационный вход регистра .25. В блоке 22 происходит деление сдвинутой кодовой комбинации на выбранный образующий полином. С выхода блока 22 остаток от делени  подаетс  одновременно на первый вход элемен

та И 31 и управл ющий вход сложени  счетчика 23. С выхола его вес остатка от делени  подаетс  на второй вход блока 24, где происходит сравнение количества исправл емых ошибок с весом остатка от делени . Н случае, если количество исправл емых ошибок меньше, чем вес остатка от делени , на первом выходе блока 24 Меньше по вл етс  сигнал, который подаетс  одновременно на разрешающий вход сложени  счетчика 28, вход триггера 26 и на разрешающий вход регистра 25, После сдвига на один разр д влево с вы- хода регистра 25 вновь сдвинута  кодова  комбинаци  подаетс  на первый вход элемента И 27. Одновременно с выхода триггера 26 решающий сигнал обеспечивает подачу с выхода элемента И 27 вновь сдвинутой кодовой комбинации на вход регистра 35 через элемент ИЛИ 34. Эта процедура повтор етс  до тех пор, пока в блоке 24 количество исправл емых ошибок будет больше или равно веса остатка от делени . С второго выхода блока 24 Больше или равно сигнал подаетс  одновременно на первый вход элемента ИЛИ 29, второй вход элемента И 31 и второй вход элемента И 36. При этом остаток от делени  подаетс  на второй вход сум- матора 37 через И 31. Одновременно на nepijbiii вхо/ сумматора 37 подаетс  пос-ледн   сдвинута  комбинаци  через :п И 36. С выхода сумматора 37 резульч суммировани  подаетс  на информационный вход регистра 38, в котором происходит сдвиг информации на один разр д вправо. В это врем  с выхода элеме та ИЛИ 29

на вход счетчика 38 подаетс  унравл ю дин сигнал вычитани , который обеспечивает вычитание единицы из подсчитанного числа, COOTветствующег о коли- lecTBy сдвиг ов в.ме Г . С вь;хода счетчика 28, соответствунщего ненулевому состо нию, сигн л подаетс  одновременно на вход, триггера 30 и разрешающий вход регистра 33,  ри этом происходит сдвиг одного разр да вправо . В это врем  с выхода триггера 30 через элемент ИЛИ 29 на вход счетчика 28 подаетс  управл ющий сигнал вычитани . Ио;:ле вторичного вычитани  сигнал с выхода счетчика 28 подаетс  одновременно на вход триггера 3fi и разрешаю1ций вход регистра 38, при этом происходит вт оричкый сдьиг одно

0

0

. 25

30

35

40

го разр да вправо. Эта процедура продолжаетс  до тех пор,пока на выходе, соответствующем нулевому состо нию счетчика 28, не по витс  сигнал. Этот сигнал обеспечивает подачу с выхода регистра 38 на вход выходного регистра 40 через элемент 39 и исправленной кодовой комбинации. С по влением запрещающего сигнала на первом управл ющем входе устройство прекращает прием кодовой комбинации.

Отметим, что цифрова  информа1Ц1 , и люльзуема  при работе устройства, представл етс  в двоичной системе счислени .

Введение блока 15 посто нной пам ти , блока 7 логарифмировани  по основанию два, блоков 4, 10 и 12 вычитани  и блоков 20 и 24 сравнени  позвол ет осуществить автоматическое получение образующего полинома дл  различных кодовых рассто ний кодов ЬЧХ. Выбор образующего полинома позвол ет осуществл ть исправлени  ошибок соответ -твующей кратности за счет введени  регистров 25 и 38 сдвига , реверсивного счетчика 28. Исправление ошибок различной кратности производитс  путем сравнени  веса остатка от делени  принимаемой кодовой комбинации на полученный образующий полином с кратностью исправл емой ошибки, что значительно повышает корректирующую способность предлагаемого устройства и автоматически приводит к повьш1ению достоверности контрол . Кроме того, устройство может исправл ть , ошибки любой кратности , соответствующей таблице минимальных полиномов, хранимой в блоке 15.

формула изобретени 

Устройство дл  исправлени  ошибок кодов Боуза-Чоудхури-Хоквингема, содержащее входной регистр, вход которого  вл етс  первым информационным входом устройства, первый элемент И, выход которого п одключен к входу выходного регистра, выходы которого  вл ютс  выходами устройства, первый регистр сдвига, тактовый вход которого объе/;инен с входом первого триггера , первый и второй счетчики импульсов , BTopoii триггер, первый и второй элементы ШШ, первый и второй блоки делени , отличающеес 

тем, что, с целью повышени  помехо- усугойчивости устройства, в него введены второй регистр сдвига, третий счетчик импульсов, реверсивный счетчик , регистр адреса, блок посто нной пам ти, второй - седьмой элементы И, блок логарифмировани , блоки сравнени , регистры, сумматоры, третий ;блок делени , блоки вычитани  и бло- ки умножени , первые и вторые входы первого и нторого счетчиков импульсов попарно объединены и подключены соответственно к первому информационному и первому управл ющему входам устройства, выходы первого и второго счетчиков импульсов и входного регисра подключены соответственно к первому и второму входам парного сумматора и первому входу второго элемента И, выход которого соединен с первым входом первого элемента HJIH, выход которого соединен с входом первого регистра, вьгход которого подключен к первому входу первого блока делени , информационному входу первого регистра сдвига к первому входу третьего элемента И, выход которого подключен к первому входу второго сумматора, выход которого соединен с информаци- онным входом второго регистра сдвига выход которого соединен со своим входом обнулени  и первым входом первог элемента И, выход первого сумматора подключен к первым входам третьего сумматора и первого блока вычитани , вторые входы которых  вл ютс  соответственно третьим и вторым информа- ционныйи входами устройства, выход первого блока вычитани  подключен к первому входу первого блока умножени  второй вход которого  вл етс  четвертым информационным входом устройства а выход соединен с первым входом второго делени , выход третье- го сумматора через блок логарифмировани  соединен с входом младших разр дов регистра адреса и вторым входом второго блока делени , выход которого подключен к первому входу четвертого сумматора, второй вход которого  вл етс  информационным входом устройства, а выход соединен с первыми входами второго и третьего блоков вычитани , вторые входы которых  вл ютс  соответс;твеино шестым и седьмым информационными входами устроства , выходы irropDi L) и третьего блоков вычитани  П(.);1к.:|К1Ч( соответствен

Q г ,. 5 о 5

0

0

5

но к первым входам первого блока сравнени  и третьего блока делени , второй вход которого  вл етс  восьмым информационным входом устройства, а выход подключен к первому входу второго блока сравнени , первый выход которого соединен с вторым входом третьего элемента И и первыми входами четвертого элемента И и второго элемента ИЛИ, выходы которых подключены соответственно к второму входу второго сумматора и вычитающему входу реверсивного счетчика, первый выход которого через второй триггер соединен с вторым входом второго элемента ИЛИ и непосредственно подключен к тактовому входу второго регистра сдвига, первый выход первого блока сравнени  соединен с вторым входом второго элемента И и первым входом п того элемента И, выход которого подключен к второму входу первого блока делени , выход которого соединен с вторым входом четвертого элемента И и информационным входом третьего счетчика импульсов,, тактовый вход которого  вл етс  первым синхронизирующим входом устройства , а выход подключен к второму входу второго блока сравнени , второй выход которого подключен к входу первого триггера и суммирующему входу реверсивного счетчика, тактовый вход которого  вл етс  вторым синхронизи- РУЮ1ЦИМ входом устройства, выход подключен к второму входу первого элемента И, выход первого регистра сдвига подключен к своему входу обнулени  и первому входу шестого элемента И, второй вход и выход которого соединены соответственно с выходом перво- го триггера и вторым входом первого элемента ИЛИ, второй выход первого блока сравнени  подключен к первому входу седьмого элемента И, выход которого подключен к информационному входу второго регистра, тактовый 1ВХОД которого  вл етс  вторым управл - |ю1цим входом устройства, а выход сое- |Динен с первым входом п того сумматора и входом старших разр дов регистра адреса, выходы которого подключены к входам блока посто нной пам ти, выход которого соединен с первым входом второго блока умножени , выход которого подключен к первому входу третьего регистра, второй вход которого  вл етс  дев тым информационным входом устройства, а выход подключен к

вторым входам п того элемента И и второго блока умножени , второй вход п того сумматора  вл етс  дес тым информационным входом устройства, а с

выход подключен к вторым входам первого блока сравнени  и седьмого элемента И.

Claims (1)

1. Формула изобретения

   Устройство для исправления ошибок кодов Боуза-Чоудхури-Хоквингема, содержащее входной регистр, вход которого является первым информационным входом устройства, первый элемент И, выход которого подключен к входу выходного регистра, выходы которого являются выходами устройства, первый регистр сдвига, тактовый вход которого объединен с входом первого триггера, первый и второй счетчики импульсов, второй триггер, первый и второй элементы ИЛИ, первый и второй блоки деления, отличающееся тем, что, с целью повышения помехоустойчивости устройства, в него введены второй регистр сдвига, третий счетчик импульсов, реверсивный счетчик, регистр адреса, блок постоянной памяти, второй - седьмой элементы И, блок логарифмирования, блоки сравнения, регистры, сумматоры, третий блок деления, блоки вычитания и блоки умножения, первые и вторые входы первого и второго счетчиков импульсов попарно объединены и подключены соответственно к первому информационному и первому управляющему входам устройства, выходы первого и второго , выподключены соответственвходу второго сумматора счетчиков импульсов и входного регистра подключены соответственно к первому и второму входам первого сумматора и первому входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом первого регистра, выход которого подключен к первому входу первого блока деления, 25 информационному входу первого регистра сдвига к первому входу третьего элемента И, выход которого подключен к первому входу второго сумматора, выход которого соединен с информаци- βθ онным входом второго регистра сдвига, выход которого соединен со своим входом обнуления и первым входом первого элемента И, подключен к сумматора и первого блока выход первого первым входам с умматора третьего вычитания, вторые входы которых являются соответственно третьим и вторым информационными входами устройства, выход первого блока вычитания подключен к первому входу первого блока умножения, второй вход которого является четвертым информационным входом устройства, а выход соединен с первым входом второго бло,ка деления, выход третьего сумматора через блок логарифмироно к первым входам первого блока сравнения и третьего блока деления, второй вход которого является восьмым информационным входом устройства, а выход подключен к первому входу второго блока сравнения, первый выход которого соединен с вторым входом третьего элемента И и первыми входами четвертого элемента И и второго элемента ИЛИ ходы которых но к второму и вычитающему входу реверсивного счетчика, первый выход которого через второй триггер соединен с вторым входом второго элемента ИЛИ и непосредст· венно подключен к тактовому входу второго регистра сдвига, первый выход первого блока сравнения соединен с вторым входом второго элемента И и первым входом пятого элемента И, ход которого подключен к второму входу первого блока деления, выход которого соединен с вторым входом четвертого элемента И и информационным входом третьего счетчика импульсов,, тактовый вход которого является первым синхронизирующим входом устройства , второго блока сравнения, второй выход которого подключен к входу первого триггера и суммирующему входу реверсивного счетчика, тактовый вход которого является вторым синхронизирующим входом устройства, выход подключен мента И, га подключен к своему входу обнуления и первому входу шестого элемента второй вход и выход которого соес выходом первовходом первого второй выход первого выа выход подключен к второму входу сравнения, ♦

   к второму входу первого элевыход первого регистра сдвивания соединен с входом младших разрядов регистра адреса и вторым входом второго блока деления, выход которого подключен к первому входу четвертого сумматора, второй вход которого является пятым информационным входом устройства, а выход соединен

   И, динены соответственно го триггера и вторым элемента ИЛИ, блока сравнения подключен к первому входу седьмого элемента И, выход которого подключен к информационному входу второго регистра, тактовый |вход которого является вторым управляющим входом устройства, а выход соединен с первым входом пятого сумматора и входом старших разрядов регистра адреса, входам блока постоянной памяти которого соединен второго блока умножения го подключен к первому входу третьего регистра, второй вход которого является девятым информационным входом устройства, а выход подключен к с первыми входами блоков вычитания, второго и третьего вторые входы которых являются соответственно шестым и выходы которого подключены к , выход с первым входом , выход котороседьмым информационными входами устройства, выходы второго и третьего блоков вычитания подключены соответствен1 I вторым входам пятого элемента И и второго блока умножения, второй вход пятого сумматора является десятым информационным входом устройства, а выход подключен к вторым входам пер вого блока сравнения и седьмого элемента И.