SU1061275A1 - Устройство дл исправлени одиночных и обнаружени многократных ошибок - Google Patents
Устройство дл исправлени одиночных и обнаружени многократных ошибок Download PDFInfo
- Publication number
- SU1061275A1 SU1061275A1 SU823425425A SU3425425A SU1061275A1 SU 1061275 A1 SU1061275 A1 SU 1061275A1 SU 823425425 A SU823425425 A SU 823425425A SU 3425425 A SU3425425 A SU 3425425A SU 1061275 A1 SU1061275 A1 SU 1061275A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- key
- output
- decoder
- trigger
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОДИНОЧНЫХ И ОБНАРУЖЕНИЯ МНОГОКРАТНЫХ ОШИБОК, содержащее последовательно соединенные входной накопитель и первый ключ, выход которого подсоединен к дополнительному входу входного накопител , сумматор по модулю два, первый вход которого подключен к выходу накопител , последовательно соединенные второй ключ, блок обнаружени ошибок и третий ключ, последовательно соеди-; ненные триггер и четвертый ключ, и п тый ключ, отличающеес тем, что, с целью уменьшени времени исправлени и обнаружени ошибок, введены последовательно соединенные динамический триггер, счетиг/ чик и дешифратор, элемент ИЛИ, шестой ключ и дешифратор базового остатка, входы которого подключены к соответствуюш ,им выходам блока обнаружени ошибок, а выход подсоединен ко второму входу сумматора по модулю два, выход которого через шестой ключ подсоединен к дополнительному входу входного накопител , ко второму входу шестого ключа подключен первый выход дешифратора, второй выход которого подсоединен ко. второму входу первого ключа и первому входу второго ключа, второй вход которого объединен со вторым входом четвертого ключа и подсоединен к выходу накопител , третий выход дешифратора через третий ключ подсоединен к первому входу триггера , второй вход которого объединен со вторым входом счетчика, первым входом динамического триггера и вл етс входом начальной установки, четвертый выход дешифратора через последовательно соединенные п тый ключ и элемент ИЛИ подсоединен ко второму входу динамического триггера , при этом первый, выход триггера подсоединен ко второму входу элемента ИЛИ, а второй выход - ко второму входу п того ключа.
Description
Изобретение относитс к технике передачи данных и может использоватьс в устройствах повышени достоверности информации . Известно устройство дл исправлени одиночных и обнаружени многократных ошибок, содержащее последовательно соединенные элемент ИЛИ, накопитель, сумматор но модулю два и блок обнаружени оишбок, выход которого подсоединен ко второму входу накопител , первому входу и первому входу датчика одиночных ошибок, выход которого подсоединен ко второму входу сумматора по модулю два, выход которого подсоединен ко второму входу ключа, выход которого подсоединен к первому входу элемента ИЛИ, второй вход которого вл етс входом устройства 1. Недостатком данного устройства дл исправлени одиночных и обнаружени многократных ошибок - вл етс большое количество циклов дл исправлени одиночной ошибки. Наиболее близким к предлагаемому вл етс устройство дл исправлени одиноч 1ых и обнаружени многократных ошибок, содержашее последовательно соединенные входной накопитель и первый ключ, выход которого подсоединен к дополнительному входу входного накопител , сумматор по модулю два, первый вход которого подключен к выходу накопител , последовательно соединенные второй ключ, блок обнаружени ошибок и третий ключ, последовательно соединенные триггер и четвертый ключ, и п тый ключ, вход которого подсоединен ко входу элемента запрета, а вы .чод подключен ко входу триггера и выходу элемента пам ти, ко входу которого подк тючен выход третьего ключа, делитель, . выход которого подсоединен ко второму входу сумматора по модулю два, выход-которого подсоединен ко второму входу блока обнаружени ошибок и входу п-разр дного регистра, выход которого подсоединен ко второму входу четвертого ключа 2. Однако это устройство дл исправлени одиночных и обнаружени многократных ошибок характеризуетс большим количеством циклов, равным п + 1, дл исправлени одиночной ошибки. Цель изобретени - уменьшение времени исправлени и обйаружени ошибок. Поставленна цель достигаетс тем, что в устройство дл исправлени одиночных и обнаружени многократных ошибок, содержашее последовательно соединенные входной Накопитель и первый ключ, выход которого подсоединен к дополнительному входу входного накопител , сумматор по модулю два, первый вход которого подключен к выходу накопител , последовательно соединенные второй ключ, блок обнаружени ошибок и третий ключ, последовательно соединенные триггер и четвертый ключ, и п тый ключ, введены последовательно соединенные динамический триггер , счетчик и дешифратор, элемент ИЛИ, шестой ключ и дешифратор базового остатка , входы которого подключены к соответствуюшим выходам блока обнаружени ошибок, а выход подсоединен ко второму входу сумматора по модулю два, выход которого через шестой ключ подсоединен к дополнительному, входу входного накопител , ко второму входу шестого ключа подключен первый выход дешифратора, второй выход которого подсоединен ко второму входу первого ключа и первому входу второго ключа, второй вход которого объединен со вторым входом четвертого ключа и подсоединен к вь1ходу накопител , третий выход дешифратора через третий ключ подсоединен к первому входу триггера, второй вход которого объединен со вторым входом счетчика, первым входом динамического триггера и вл етс вторым входом начальной установки, четвертый выход дешифратора через последовательно соединенные п тый ключ и элемент ИЛИ подсоединен ко второму входу динамического триггера, при этом первый выход триггера подсоединен ко второму входу элемента ИЛИ, а второй выход - ко второму входу п того ключа. На чертеже представлена структурна электрическа схема устройства дл исправлени одиночных и обнаружени многократных ошибок. Устройство дл исправлени одиночных и обнаружени многократных ошибок содержит входной накопитель 1, блок 2 обнаружени ошибок, содержаший элемент ИЛИ-НЕ 3 и делитель 4, сумматор 5 по модулю два, ключи 6-11, счетчик 12, дешифратор 13, динамический триггер 14, триггер 15, элемент ИЛИ 16, дешифратор 17 базового остатка. Устройство дл исправлени одиночных и обнаружени многократных ошибок работает следуюшим образом. Со входа I прин та комбинаци параллельным кодом записываетс в накопитель 1. Одновременно на вход II поступает сигнал, по которому в исходное состо ние устанавливаетс счетчик 12 и триггер 15 и запускаетс динамический триггер 14, вырабатываюший на своем выходе последовательность импульсов с частотой выше скорости телеграфировани в четыре раза. Счетчик 12 осушествл ет подсчет импульсов, поступаюш ,их на его вход, а дешифратор 13 выдел ет четыре состо ни счетчика 12, соответствующие четырем циклам работы устройства и .выдает управл ющие сигналы на ключи 8, 6, 11, 9, 7. Процесс исправлени одиночных и обнаружени ошибок большей кратности происходит на четыре цикла. В первом цикле сигналом от дешифратора 13 открыты ключи 6 и 7. Поэтому кодова комбинаци из накопител 1 последовательным кодом
поступает в блок 2 обнаружени ошибок, где осуществл етс делейие этой комбинации на образующий полином и одновременно вновь записываетс через ключ 7 в накопитель 1.
Если в первом цикле делени ощибка 5 не обнаружена, то на выходе блока 2 обнаружени ощибки будет нулевой остаток, а на выходе элемента ИЛИ-НЕ 3 будет «1 При этом во втором цикле открываетс ключ 11 и «1 с его выхода устанавливает Q триггер 15 в единичное состо ние, при котором открываетс ключ 10. Кодова комбинаци из Накопител через открытый ключ 10 поступает на выход 1 устройства. Сигнал с выхода II может использоватьс как команда «Разрещение ввода дл счи- 15 тывани на входы очередной кодовой информации .
Если в первом цикле обнаружена ошибка , то на выходе элемента ИЛИ-НЕ 3 будет «О, при этом ключ 10 будет закрыт , а во втором цикле осуществл етс 20 исправление одиночной ощибки.
Известно, что вид остатка от делени (синдрома) кодовой комбинации на образующий полином соответствует номеру ис-25 каженного разр да кодовой комбинации, одновременно после цикла делени происход т сдвиги синдрома. Это обсто тельство используетс дл исправлени ошибки. Во втором цикле ключи 6 и 7 закрыты, а ключ 8 открыт. Перезапись в накопитель 1 осу- зо ществл етс через сумматор 5 по модулю два. На второй вход сумматора 5 по модулю два подан выход дешифратора 17 базового остатка. Если одиночна ошибка произощла в i-OM разр де кодовой комбинации , то на i-OM такте, во втором цикле, 35 На выходе дешифратора 17 базового остатка по витс единица, котора инвертирует искаженный символ кодовой комбинации.
в результате чего в накопитель 1 будет переписана исправленна комбинаци .
В третьем цикле ключи 6 и 7 открыты, а остальные закрыты. Здесь происходит проверка наличи ошибки кратности более единицы в исправленной кодовой комбинации и одновременна ее перезапись в накопитель 1. Если ошибка не о0наружена , то на выходах блока 2 обнаружени ошибок будет Нулевой остаток, а на выходе ИЛИ-НЕ 3 по витс «1, котора , как и в предыдущем случае, через открытый ключ 11 устанавливает в единичное состо ние триггер 15, в результате чего ключ 10 открываетс , и в четвертом цикле кодова комбинаци выводитс на выход I устройства.
В-том случае, если имеет место ошибка кратности более единицы, то к Началу четBejpToro цикла блок 2 обнаружени ошибок выдает не нулевой остаток. Следовательно, ключ 10 оказываетс закрыт и запрещает вывод комбинации на выход I.
Ключ 9 открыт, а так как на его вход поступает «1 с выхода триггера 15 (триггер находитс в исходном состо нии), то на выходе III по вл етс сигнал «1, используемый как сигнал «Ошибка. Так как единичное состо ние триггера 15 или «1 на выходе ключа 9 соответствует окончательному решению (наличие или отсутствие ошибки), то сигнал с выхода элеменна ИЛИ 16, поступаюший на установочный вход динамического триггера 14, останавливает последний до поступлени следующей кодовой комбинации.
Технико-экономическа эффективность устройства дл исправлени одиночных и обнаружени многократных ощибок заключаетс в том, что оно позвол ет в использовани циклических кодов в раз уменьшить врем анализа прин той кодовой комбинации.
Claims (1)
- УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОДИНОЧНЫХ И ОБНАРУЖЕНИЯ МНОГОКРАТНЫХ ОШИБОК, содержащее последовательно соединенные входной накопитель и первый ключ, выход которого подсоединен к дополнительному входу входного накопителя, сумматор по модулю два, первый вход которого подключен к выходу накопителя, последовательно соединенные второй ключ, блок обнаружения ошибок и третий ключ, последовательно соединенные триггер и четвертый ключ, и пятый ключ, отличающееся тем, что, с целью уменьшения времени исправления и обнаружения ошибок, введены последовательно соединенные динамический триггер, счетчик и дешифратор, элемент ИЛИ, шестой ключ и дешифратор базового остатка, входы которого подключены к соответствующим выходам блока обнаружения ошибок, а выход подсоединен ко второму входу сумматора по модулю' два, выход которого через шестой ключ подсоединен к дополнительному входу входного накопителя, ко второму входу шестого ключа подключен первый выход дешифратора, второй выход которого подсоединен ко. второму входу первого ключа и первому входу второго ключа, второй вход которого объединен со вторым входом четвертого ключа и подсоединен к выходу накопителя, третий выход дешифратора через третий ключ подсоединен к первому входу триггера, второй вход которого объединен со вторым входом счетчика, первым входом динамическбго триггера и является входом начальной установки, четвертый выход дешифратора через последовательно соединенные пятый ключ и элемент ИЛИ подсоединен ко второму входу динамического триггера, при этом первый, выход триггера подсоединен ко второму входу элемента ИЛИ, а второй выход — ко второму входу пятого ключа.>
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823425425A SU1061275A1 (ru) | 1982-01-21 | 1982-01-21 | Устройство дл исправлени одиночных и обнаружени многократных ошибок |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823425425A SU1061275A1 (ru) | 1982-01-21 | 1982-01-21 | Устройство дл исправлени одиночных и обнаружени многократных ошибок |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1061275A1 true SU1061275A1 (ru) | 1983-12-15 |
Family
ID=21007385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823425425A SU1061275A1 (ru) | 1982-01-21 | 1982-01-21 | Устройство дл исправлени одиночных и обнаружени многократных ошибок |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1061275A1 (ru) |
-
1982
- 1982-01-21 SU SU823425425A patent/SU1061275A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР .Vo 566375, кл. Н 04 L 1/10, 1976. 2. Авторское свидетельство СССР № 196441, кл. Н 04 L 1/10, 1966 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5958558A (ja) | 並列周期的冗長チエツク回路 | |
SU1061275A1 (ru) | Устройство дл исправлени одиночных и обнаружени многократных ошибок | |
SU552609A1 (ru) | Асинхронное устройство дл определени четности информации | |
SU1531227A1 (ru) | Устройство дл исправлени ошибок кодов Боуза-Чоудхури-Хоквингема | |
SU696510A1 (ru) | Генератор псевдослучайных кодов | |
SU1191911A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1317484A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
SU416718A1 (ru) | УСТРОЙСТВО дл ПРОВЕРКИ ПРЕОБРАЗОВАТЕЛЕЙУГОЛ - КОД | |
SU1661840A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1383363A1 (ru) | Сигнатурный анализатор | |
SU599267A2 (ru) | Устройство дл исправлени ошибок в кодовой комбинации | |
SU510736A1 (ru) | Устройство дл приема команд телеуправлени | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU206169A1 (ru) | УСТРОЙСТВО дл ИСПРАВЛЕНИЯ И ОБНАРУЖЕНИЯ МНОГОКРАТНЫХ ОШИБОК | |
SU1242958A1 (ru) | Устройство дл контрол дискретных объектов | |
SU1162053A1 (ru) | Устройство дл исправлени одиночных и обнаружени многократных ошибок | |
SU604170A2 (ru) | Устройство дл обнаружени и исправлени ошибок в кодовой комбинации | |
SU1112366A1 (ru) | Сигнатурный анализатор | |
SU1287137A1 (ru) | Устройство дл задержки информации | |
SU1325417A1 (ru) | Устройство дл контрол | |
SU1095177A1 (ru) | Генератор псевдослучайных чисел | |
SU1229970A1 (ru) | Устройство дл определени достоверности передачи бинарной информации | |
SU1575187A1 (ru) | Устройство дл контрол кодовых последовательностей | |
SU383048A1 (ru) | Двухтактный регистр сдвига с обнаружением | |
SU1311021A1 (ru) | Аналого-цифровой преобразователь с самоконтролем |