RU1797119C - Устройство дл преобразовани чисел из кода системы остаточных классов в позиционный код с контролем ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  устройств, функционирующих в системе остаточных классов с позиционными системами счислени , а также дл  контрол  информации. Цель изобретени  - увеличение быстродействи  и сокращение объема оборудовани . Дл  этого измен ют алгоритм работы, сокращают объем блоков пам ти, ввод т первый и второй счетчики и образуют между ними блоки св зи, что дает возможность увеличить быстродействие и сократить объем оборудовани . 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  устройств, функционирующих в системе остаточных классов с позиционными системами счислени , а также дл  контрол  информации.

Целью изобретени   вл етс  увеличение быстродействи  и сокращение аппаратурных затрат.

Устройство использует в своей работе следующее. Известно, что дл  обнаружени  и исправлени  ошибок в информации, представленной в системе остаточных классов (СОК), необходимо наличие контрольных (избыточных) оснований. Например, СОК имеет 6 рабочих и 2 контрольных основани , тогда рабочий диапазон

.Р2.РЗ.Р4.Р5.Р6.(1) а полный Рп Pp.P7.P8. причем (2) Р1 Р2 РЗ Р4 Р5 Р6 Р7 Р8. Число в СОК представитс  в виде

А (а. «2. (Q. t. 4. (Ъ. «о, П7. Ой)

Основыва сь на методе проекций, если кодовое слово правильно, то все проекции числа А будут равны самому числу, в случае ошибки по одному из оснований правильной будет лишь одна проекци  по этому же основанию.

В устройстве с целью увеличени  быстродействи  предлагаетс  вычисление проекций по двум основани м, но с учетом того, чтобы при исключении двух оснований диапазон представлени  проекции превышал бы рабочий диапазон, то есть Рр PJJ.

Например, имеем те же восемь оснований P1.P2.P3.P4.P5.P6.P7.PS. Рабочий диапазон Рр. Исключа  два основани  Р1.2 P3.P4.P5.P6.P7.PS Рр Р3.4- Р1.Р2.Р5.Р6.Р7.Р8 Рр Р5.6 Р1.Р2.РЗ.Р4.Р7. Р7.8 - Р1.Р2.РЗ.Р4.Р5.Р6 - Рр. получаем выполнение указанного услови . Дл  перевода проекций числа Г. в ПСС используетс  выражение А (а Bi + 62 + + 0585+05566+ 787+03 Вs) modP3.4

(Л

С

vj ю

xj

Ю

аналогично дл  проекций по другим двум основани м Р1.2; PB.fi: Р7.8.

После вычислени  проекции по двум основани м результат сравниваетс  с рабочим диапазоном Pp. При попадании результата в рабочий диапазон результат считаетс  правильным и вычислени  на этом заканчиваютс . В случае выхода результата за пределы диапазона Рр производитс  вычисление следующих проекций по двум основани м до тех пор. пока результат не будет меньше или равен Pp. Если же такого не происходит, делаетс  вывод о том, что ошибка произошла более чем по одному основанию и исправление ее невозможно.

На чертеже представлена функциональна  схема предлагаемого устройства.

Устройство дл  преобразовани  чисел из кода СОК в позиционный код с контролем ошибок содержит группу блоков элементов И 1, первый счетчик 2. дешифратор 3. триггер 4, первый элемент И 5, первый блок пам ти 6, второй элемент И 7. схему 8 сравнени  с константой, сумматор 9 по модулю, блок умножени  10, второй счетчик 11. второй блок пам ти 12, информационные входы устройства 13. выход 14 окончани  преобразовани , выход 15 результата устройства , тактовый вход 16, вход 17 запуска.

Группа блоков элементов И 1 состоит из п блоков элементов И, где п - количество модулей СОК, блок состоит из m элементов И, где m og2Pi . где Pi - основание СОК. Объединение выходов блоков 1.1-1.8 элементов И выполн ет функцию логического ИЛИ. Счетчики 2 и 11 - известные функциональные элементы. Коэффициент счета первого счетчика должен быть Ксч1 S Ni. где NI «п /2 - количество  чеек пам ти первого блока пам ти. Коэффициент счета второго счетчика K4V2 N2. где N2 п/2 - количество  чеек пам ти второго элемента пам ти. Дешифратор 3 - известный функциональный элемент с числом выходов, равным п, а входов , соответственно 1од2п. В качестве триггера 4 выбран RS-триггер. Первый б и второй 12 блоки пам ти представл ют собой ПЗУ с информационной емкостью NI гГ/2хлл и NZ п/2хМ соответственно, где М - разр дность представлени  модулей сумматора по модулю.

Пример блоков пам ти дл  п 8.

Первый блок пам тиВторой блок

пам ти

Bi1 В21 Вз1 В41 О О Вэ1Р56 Bi2B220 0 Б52В 2В7-Вв2 °- О 0 8з3 В43 В53 Вб3 Вт3 В83

В14В24Вз4В44В5 Вл40 О

Рз.4 PU

Р7.8

Схема 8 сравнени  с константой представл ет собой комбинационную схему, количество разр дов которой определ етс  величиной Рр. Сумматор по модулю 9-накапливающего типа, количество разр дов соразмерно с величиной Рп. Блок умножени  10 выполн ет операцию арифметического умножени  величин остатка по модулю от числа (А на Bi ортогональный базис.

Устройство работает следующим образом .

На вход 17 запуска подаетс -импульс, который устанавливает триггер 4 в единичное состо ние и одновременно устанавливает первый 2 и второй 11 счетчики в нулевое состо ние. Единичный уровень с выхода триггера 4 подаетс  на вторые входы первого 5 и второго 7 элементов И, что разрешает прохождение тактовых импульсов с

тактового входа 16 на счетный вход первого счетчика 2.

При поступлении первого тактового импульса на счетный вход первого счетчика 2 на его выходе формируетс  число 1 вдвоич

ном коде, которое служит адресом дл  первого блока пам ти, а также поступает на вход дешифратора 3 и формирует 1 на первом его выходе, котора , проход  через второй элемент И 7, поступает на счетный

вход второго счетчика 11 и формирует на его выходах адрес первой  чейки дл  второго блока пам ти 12, с выхода которого на вход задани  величины модул  поступает значение первого модул  и сумматор 9 готов сумм ировать по модулю Ps.e. Единичный сигнал с первого выхода поступает на блок 1.1 группы блоков элементов И 1 и тем самым пропускает на блок умножени  10 значение первого остатка от числа А. Таким образом,

на входы блока умножени  10 поступают «1 и Bi. С его выхода произведение поступает на сумматор 9 по модулю и записываетс  в его регистр. После этого с тактового входа 16 второй импульс поступает на счетный вход первого счетчика 2, на выходе которого формируетс  число 2 в двоичном коде, пе-:которому из первого блока пам ти б выдаетс  следующее значение ортогонального базиса В2 и открываетс  блок 1.2

группы блоков элементов И 1. На блок умножени  10 поступ т следующие операнды Oi и В2 , а в регистр сумматора 9 запишетс 

сумма п Bi .+ 0382 и т.п. С приходом восьмого тактового импульса с выхода сумматора 9 на вход схемы 8 сравнени  с константой поступит проекци  числа А по модул м PS и Ре. Еспи А Рр. то на выходе схемы 8 сравнени  с константой останетс  нулевой уровень, который не изменит состо  и  триггера 4. Следующий тактовый импульс с входа 16 пройдет на счетный вход первого счетчика 2, который сформирует адрес следующей  чейки блока пам ти 6, а так как к-входам дешифратора 3 подключены. 5 три выхода первого счетчика 2, соответствующие младшим разр дам, что соответствует коэффициенту счета КСч1 8. то нз первом выходе дешифратора оп ть будет единичный сигнал, который откроет блок 1.1 груп- .10 пы блоков элементов И 1 и одновременно поступит через второй элемент И 7 на счетный вход второго счетчика 11, на выходе которого будет сформирован адрес второго

модул  дл  сумматора 9. Таким образом, на 15 входы блока умножени  10 поступ т а и В-Л т.е. будет вычисл тьс  втора  проекци  исла А, после вычислени  которой производитс  сравнение с константой. Если А Рр,

Claims (1)

1. о на выходе схемы 8 сравнени  с констан- 20 ой по витс  единичный сигнал, который перекинет в нулевое состо ние триггер 4, . то закроет первый 5 и второй 8 элементы И, на выходе 15 результата устройства будет выдан правильный результат и. преобразо- 25 вание числа А из СОК в ПСС закончитс . ;.Формула изобретени  Устройство дл  преобразовани  чисел из кода системы остаточных классов в позиционный код с контролем ошибок, содержа- 30 щее, группу блоков элементов И, блок множени , сумматор по модулю, первый блок пам ти, схему сравнени  с константой, риггер, первый элемент И, причем информационные входы устройства соединены с 35 первыми входами соответствующих блоков элементов И, выходы которых соединены с

   входом первого сомножител  блока умножени , вход второго сомножител  которого соединен с выходом первого блока пам ти, выход блока умножени  соединен с входом сумматора по модулю, выход которого  вл етс  выходом результата устройства и подключен к входу схемы сравнени  с константой, выход которой  вл етс  выходом окончани  преобразовани  и подключен к входу сброса триггера, выход которого подключен к первому входу первого элемента И, второй вход которого подключен к тактовому входу устройства, единичный вход триггера подключен к входу запуска устройства , отличаю щ е е с   тем, что, с целью увеличени  быстродействи  и сокращени  объема оборудовани , устройство содержит первый и второй счетчики, дешифратор, второй блок пам ти и второй элемент И, причем выход первого элемента И подключен к входу разрешени  чтени  первого блока пам ти и счетному входу первого счетчика, выходы которого соединены с адресными входами первого блока пам ти и входами дешифратора, выходы которого соединены с вторыми входами соответствующих блоков элементов И, пзр-пый выход дешифратора подключен к первому входу второго элемента И, к втерому входу которого подключен-выход триггера, выход второго элемента И подключен к счетному входу второго счетчика выход которого подключен к адресным входам второго блоча пам ти , выход которого подключен к входу задани  величины модул  сумматора по модулю , вход запуска устройства подключен к входам сброса первого и второго счетчиков.