SU1439685A1

SU1439685A1 - Запоминающее устройство с автономным контролем

Info

Publication number: SU1439685A1
Application number: SU874239842A
Authority: SU
Inventors: Леонид Олегович Беспалов
Original assignee: Предприятие П/Я Г-4152
Priority date: 1987-03-17
Filing date: 1987-03-17
Publication date: 1988-11-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах обработки и передачи цифровых данных повышенной наде сности. Целью изобретенрш вл етс расширение области применени устройства за счет возможности его реализации на элементах импульсно- потенциальной и потенциальной логики с различным быстродействием. Устройство содержит накопитель, регистр адреса, регистр числа, блоки свертки кода адреса и кода числа, первый и второй блоки сравнени , триггеры с первого по четвертый, элементы И с первого ПС четвертый, первый и второй элементы ИЛИ, первый и второй элементы задержки. В устройстве осуществл етс aвтoнo шый контроль правильности хранени данных г накопителе , правильности функционировани адресных цепей и цепей выборки путем хранени в накопителе кодов сверток числа и адреса, а также путем проверки считанного из накопител числа на наличие хот бы одной единицы. Цель изобретени достигаетс за счет введени в устройство управг емой обратной св зи, осуществл ющей формирование сигнала опроса с длительностью , обеспечиватацей устойчивую работу устройства при реализации его на любой известной элементной базе. 1 ил.

Description

00

со

а

00

ел

10

15

25

Изобретение относитс -к вычислительной технике и может быть использовало в системах обработки и передачи цифровых данных повышенной надежности.

Цель изобретени - расширение области применени устройства за счет возможности его реализации на элементах импульсно-потенциальной и потенциальной логики с различным быстродействием.

На чертеже представлена схема запоминающего устройства с автономным контролем.

Устройство содерлсит первый триггер 1, первый элемент ИЛИ 2, первый элемент И 3, регистр 4 адреса, второй 5, третий б и четверый 7 триггеры , первый элемент 8 задержки, вто-2п -рой 9 и третий JO элементы PI, второй элемент 11 задержки, второй элемент ИЛИ 12, первый 13 и второй 14 блоки сравнени , дешифратор 15, накоиитель 16, регистр 17 числа, четверый элемент И 18, блок 19 свертки кода адреса и блок 20 свертки кода числа,

Запоминак цее устройство работает следующим образом.

На второй вход элемента ИЛИ 2 подаетс сигнал, который, пройд элемент ИЛИ 2, устанавливает триггер 1 в исходное состо ние (или состо ние исправности устройства). Затем на вход элемента И 18 подаетс сигнал опроса, а на входы регистра 4 адреса - код адреса, который свертываетс при помощи блока 19 св ертки кода адреса.,Результаты свертки подаютс на первьш вход блока 13 сравнени . Сигнал опроса, пройд через элемент И 18, производит установку триггеров 5-7 в единичное состо ние (соо,тве1 ствующее неисправности), и поступает на вход дешифратора 15 и на вход элемента 11 задержки. Этот сигнал, задержанный элементом 11 задержки на врем , необходимое дл устойчивого считывани информации из накопител 16 при выполггении накопител 16. дешифратора 15 и регистра 4 адреса на любой сутдествующей элементной базе, производит установку триггера 1 в инверсное сбсто ние (или состо ние неисправности устройства).

30

35

10

45

50

При наличии на втором входе деши ратора 15 сигнала опроса, длительность которого определена при помощи блока 11, на одном из выходов дешифратора 15 по вл етс сигнал, производ щий выборку информации из соответствующей чейки пам т. накоп тел 16. С выходов накопител 16 сч танна информаци поступает на вход регистра 17 числа и-на входы элемента ИЛИ 12. Числовой код, зафикси рованный в регистре 17, свертываетс при помощи блока 20 свертки кода числа и поступает на первый вход блока 14 сравнени . На второй вход этого блока подаетс значение контрольного признака четности числовой информации, который также считывает из накогител 16 и запоминаетс в регистре 17. Значение второго (адре ного) контрольного признака подаетс на второй вход блока 13 сравнени . Информаци , считанна из выбранной чейки пам ти накопител 16, пройд элемент ИЛИ 12, поступает на второ вход трр ггера 5, в результате чего последний мен ет свое состо ние. Эт новое состо ние триггера 5 соответствует состо нию исправности (при этом, предполагаетс , что из выбран ной чейки пам ти накопител 16 будет считана хот бы одна единица). Этот случай соответствует исправности цепей опроса дешифратора и нако пител . Результаты контрол правил ности считанной информации и выбра ного адреса с выходов блоков 13 и 1 сравнени поступают соответственно на вторые входы элементов И 9 и 10. На первые входы этих элементов пост . пает сигнал с выхода элемента 11 за держки. В слз чае правильности прове рок четности элементами 9 и 10 выдаетс сигнал, поступающий на второй вход триггеров 6 и 7 соответственно .

В результате триггеры 6 и 7 изме н ют свое состо ше. Измененное сос то ние триггеров 5-7 фиксируетс на втором, третьем и четвертом вход первого элемента И 3. Опрос элемент И 3 производитс сигналом, выбранны элементом 1 и задержанным на элеме

При этом цепь опроса устройства (эле- те 8 задержки. С выхода элемента И

мент И 18, управл емый единичным выходом триггера 1) дл приема следующего сигнала блокирована.

0

5

п

0

5

0

5

0

При наличии на втором входе дешифратора 15 сигнала опроса, длительность которого определена при помощи блока 11, на одном из выходов дешифратора 15 по вл етс сигнал, производ щий выборку информации из соответствующей чейки пам т. накопител 16. С выходов накопител 16 считанна информаци поступает на входы регистра 17 числа и-на входы элемента ИЛИ 12. Числовой код, зафиксированный в регистре 17, свертываетс при помощи блока 20 свертки кода числа и поступает на первый вход блока 14 сравнени . На второй вход этого блока подаетс значение контрольного признака четности числовой информации, который также считываетс из накогител 16 и запоминаетс в регистре 17. Значение второго (адресного ) контрольного признака подаетс на второй вход блока 13 сравнени . Информаци , считанна из выбранной чейки пам ти накопител 16, пройд элемент ИЛИ 12, поступает на второй вход трр ггера 5, в результате чего последний мен ет свое состо ние. Это новое состо ние триггера 5 соответствует состо нию исправности (при этом, предполагаетс , что из выбранной чейки пам ти накопител 16 будет считана хот бы одна единица). Этот случай соответствует исправности цепей опроса дешифратора и накопител . Результаты контрол правильности считанной информации и выбранного адреса с выходов блоков 13 и 14 сравнени поступают соответственно на вторые входы элементов И 9 и 10. На первые входы этих элементов посту- .пает сигнал с выхода элемента 11 задержки . В слз чае правильности проверок четности элементами 9 и 10 выдаетс сигнал, поступающий на второй вход триггеров 6 и 7 соответственно .

В результате триггеры 6 и 7 измен ют свое состо ше. Измененное состо ние триггеров 5-7 фиксируетс на втором, третьем и четвертом входах первого элемента И 3. Опрос элемента И 3 производитс сигналом, выбранным элементом 1 и задержанным на элемен3 считываетс сигнал, который, пройд элемент ЙШ1 2, измен ет состо ние триггера 1, в результате чего устройством aBTOMarvnecKH Нормируетс обобщенное состо ние своей исправности.

В случае неисправности какого-либо блока устройства хот бы один из триггеров 5-7 не измен ет состо ние, соответствующее неисправности. Совпадение сигналов исправности на блоке И 3 не происходит. В результате сигнал опроса, необходимый дл сбра- сывани триггера 1, блоком 3 не вырабатываетс .

Состо ние сигнального выхода гера 1 подтвержает неготовность (неисправность ) устройства, а цепь его опроса остаетс блокированной.

Claims

Формула изобретени

Запоминающее устройство с автономным контролем, содержащее регистр адреса, входы которого вл ютс адресными входами устройства, а выходы соединены с входами блока свертки кода адреса и с информационными входами дешифратора, выходы которого подключены к адресным входам нако-рги тел , выходы которого соединены с входами BTOi.oro элемента ИЛИ и с входами регистра числа, выходы конт- рольных разр дов адреса и числа которого подключены соответственно к вторым входам первого и второго блоков сравнени и вл ютс одноименными выходами устройства, первые входы первого и второго блоков сравнени соединены соответственно с выходом блока свертки кода адреса и с выходом блока свертки кода числа, входы которого подключены к выходам инфор- мационных разр дов регистра числа

Q

5

о Q

0

5

5

и вл ютс одноименными выходами устройства, выходы первого и второго блоков сравнени соединены соответственно с вторыми входами второго и i третьего элементов И, первые входы которых подключены к входу первого элемента задержки и к выходу второго . элемента задержки, вход которого соединен с синхроЕходом дешифратора, выходом четвертого элемента И и с первыми установочньив входами второ- го, третьего и четвертого триггеров, выходы которых подключены соответственно к второму, третьему и четвертому входам первого элемента И, первый вход которого соединен с выходом первого элемента задержки, а выход подключен к первому входу первого элемента ИЛИ, второй вход которого вл етс входом установки уст-, ройства, а выход соединен с первым установочным входом первого триггера, выход которого вл етс выходом готовности устройства и подключен к первому входу четвертого элемента И, второй вход которого вл етс входом обращени устройства, вторые установочные входы второго, третьего и четвертого триггеров подключены соответственно к выходам второго элемента ИЛИ, первого и г.торого элемен- ,тов И, отличающеес тем, что, с целью расширени области при- менени устройства за счет возможности его реализации на элементах импульсно-потенциальной и потенциаль ной логики с различным быстродействием , выход второго элемента задержки подключен к второму установочному входу первого триггера.