Изобретение относитс к автоматике и вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в устройс вах вычислительной техники. Известно посто нное запоминающее устройство (ПЗУ), содержащее блок пам ти, регистр на триггерах со счетными входами Cl. Недостатком устройства вл етс невозможность обнаружени отказов типа посто нна единица, что снижает надежность устройства. Наиболее близким по технической сущности к предлагаемому вл етс устройство дл контрол посто нной пам ти, содержащее блок посто нной пам ти, блок свертки по модулю два, счетный триггер, элементы И-НЕ, триг гер, причем выход блока посто нной пам ти соединен с входом блока сверт ки по модулю два, выход которого соединен с первыми входами счетного триггера и первого элемента И-НЕ, выход которого соединен с первым входом триггера, второй вход которого соединен с выходом первого элемен та И-НЕ, вторые входы элементов И-НЕ вл ютс управл ющими входами устройства , выход триггера вл етс выходом устройства U2. Недостатком известного устройства вл етс то, что в процессе работы не осуществл етс контроль схемы, формирующей адрес чейки посто нной пам ти (например, счетчика адреса) и не полностью охвачены контролем функциональные узлы устройства (например , отказ блока свертки по моду лю два может привести к необнаружен ному отказу чейки посто нной пам ти ) , Кроме того, в устройстве не осуществл етс контроль непосредственн посто нной пам ти по адресным шинам , т.е. отказ посто нной пам ти ПО одному из адресных входов данное устройство не обнаружит. Эти недостатки привод т к снижению надежности устройсгва, Целью изобретени вл етс повыш ние надежности за счет осуществлени контрол адресной части устройства. Поставленна цель достигаетс тем, что в -посто нное запоминающее устройство с самоконтролем, содержа щее блок посто нной пам ти, первый дешифратор адреса, блок свертки по модулю два, элемент , вход и выход первого дешифратора адреса соединены соответственно с первым и вторым входами блока посто нной пам ти , выход которого подключен к входу блока свертки по модулю два, выход которого соединен с первым входом элемента И-НЕ, выход которого вл етс первым контрольным выходом устройства, первый вход блока посто нной пам ти вл етс адресным входом устройства, введены второй дешифратор адреса, блок элементов И, элемент ИЛИ, счетчик, третий, дешифратор адреса, причем вход второго дешифтора адреса соединен с первым входом блока посто нной пам ти, а выход второго дешифратора адреса подключен к входу элемента ИЛИ, выход которого соединен с первымвходом счетчика и вторыми входами элемента И-НЕ и блока элементов И, второй вход счетчика подключен к выходу блока свертки По модулю два, вход которого соединен с первым входом блока элементов И, выход которого вл етс информационным выходом устройства, выход счетчика подключен к первому входу третьего дешифратора адреса, второй вход которого вл етс управл ющим входом устройства, выход третьего дешифратора адреса вл етс вторым контрольным выходом устройства . Второй дешифратор адреса формирует на своих выходах сигналы при наличии на адресных шинах определенных кодовых комбинаций (например, двоичные кодовые комбинации с 0-м, 255-м, 256-м, 511-м, 512-м, 767-м, 768-м и 1023-м ад.ресами) и позвол ет выйти на контрольные чейки ПЗУ, соответствующие вышеуказанным адресам, что дает возможность определить исправность ПЗУ по адресным шинами, а также неисправность схемы, формирующей адрес чейки ПЗУ. На чертеже представлена структурна схема посто нного запоминающего устройства с самоконтролем. Устройство содержит адресную шину 1, шину 2 управлени , блок 3 посто нной пам ти, первый дешифратор 4 адреса, второй дешифратор 5 адреса; элемент ИЛИ 6, блок 7 свертки по модулю два, блок элементов И 8, элемент И-НЕ 9, счетчик 10, третий дешифратор адреса 11, информационный вькод 12, второй контрольный зьйсод 13, лервь й контрольный выход 14„ Работу ПЗУ с самоконтролем рассмотрим на примере полупроводникового ПЗУ емкостью 1 К, построенного на интегральных микросхемах емкостью 256 п-разр дных слов кажда , т.е. в состав ПЗУ будут входить четыре физических страницы пам ти емкостью 256 п-разр дных слов кажда . Занос т в чейки блока 3 посто нной пам ти с 0-м, 255-м, 256-м, 511-м, 512-м, 767-м, 768-м и 1023-м адресами искаженную информацию (при контроле считываемой информации на нечетное Количество единиц занос т четное количество единиц и наоборот ). Выбор указанных чеек продиктован тем, что ПЗУ содержит всего четыре физические страницы пам ти, т.е. в каждой странице пам ти содержатс по две искаженные чейки - в начальном адресе и в конечном. Так как считывание команды начинаетс с чейки с 0-м адресом, то на адресной шине 1 присутствуют все .нули (т.е. комбинаци вида 00.0000.0000), и на одном из выходов первого дешифратора 4 адреса фор мируетс сигнал обращени к нулевой странице блока 3 посто нной пам ти. Поскольку в нулевую чейку блока посто нной пам ти занесена искаженна информаци , то блок 7 свертки по модулю два сформирует на своем выходе сигнал ошибки. Примем условно уровень данного сигнала равным нулю Второй дешифратор 5 адреса, анали зиру состо ние адресной шины 1, сфо мирует на одном из своих выходов сиг ндл нулевого уровн , поступающий через элемент ИЛИ 6 на первый вход счетчика 10, и блокирует прохождение информации, считанной из блока 3 пос то нной пам ти через блок элементов И 8 и формирование сигнала Ошибка элементом И-НЕ 9. Сигнал Ошибка в считанной информации, сформированный блоком 7 свертки по модулю два, поступает на второй вход счетчика 10. Н личие сигналов нулевого уровн на пе вом и втором входах счетчика 10 приводит к разрешению занесени сигнала Ошибка в счетчик 10, т.е. к его модификации. Таким образом, при чтении информации с нулевой чейки блока 3 посто нной пам ти сигнал Ошибка на первом контрольном выходе 14 будет отсутствовать, и искаженна информаци не выстаиваетс на выходную информационную шину 12. При чтении информации по следую- щему адресу на выходе второго дешифратора 5 адреса будет отсутствовать сигнал нулевого уровн , а на первых входах блока элементов И 8 и элемента И-НЕ 9 будут присутствовать сигналы единичного уровн ; Данные сигналы разрешат прохождение считанной из блока 3 посто нной пам ти информации через блок элементов И 8 на информационный выход 12, а также прохождение сигнала Ошибка (при наличии данного сигнала на выходе блока 7 свертки по модулю два) на первый контрольный выход 14. Модификаци счетчика 10 осуществл етс также при обращении к чейкам с 255-м, 256-м, , 512-м, 767-м, 768-м и 1023-м адресами. После этого дешифратор 11 анализирует состо ние счетчика 10 и при наличии на шине 2 управлени разрешающего сигнала (сигнал анализа ошибки ПЗУ) формирует на своем выходе сигнал Не ошибка, поступающий на второй контрольный выход 13. Сигнал же Ошибка на втором контрольном выходе 13 формируетс в следующих случа х: неправильно работает блок 7 свертки по модулю два, т.е. на его выходе посто нно формируетс сигнал Не ошибка (в примере - сигнал единич- . ного уровн ). Действительно, при отсутствии сигнала Ошибка нулевого уровн на выходе блока 7 свертки по модулю два, состо ние счетчика 10 не будет измен тьс , а это значит, что при наличии сигнала анализа ошибки на шине 2 управлени дешифратор 11 сформирует сигнал Ошибка ; неправильно работает либо первый 4, либо второй 5 дешифраторы адреса. Действительно, при неправильной работе первого 4 дешифратора адреса будет отсутствовать обращение к какойлибо одной или нескольким страницам блока 3 посто нной пам ти, т.е. на выходе блока 7 свертки по модулю два будут отсутствовать один или несколько (по числу искаженных чеек) сигналов Ошибка при обращении к искаженным чейкам блока 3 посто нной пам ти, а значит на выходе дешифратора 11 также сформируетс сигнал Ошибка (в примере состо ние двоичного счетчика 10 не равно восьми). I 108490 При неправильной работе второго 5 дешифратора адреса либо частично, либо полностью не будет осуществл тьс дешифраци искаженных чеек, т.е. состо ние счетчика 10 не будет равно§ восьми; неисправна схема, формирующа код адреса; не работоспособны элементы ИЛИ 6, счетчик 10;tO произошел либо обрыв, либо замыкание на ноль какого-либо адресного 2$ входа в микросхеме блока 3 посто нной пам ти. Таким образом, предлагаемое ПЗУ с самоконтролем позвол ет в процессе работы проводить контроль информацииj записанной в блок посто нной пам ти, контроль работоспособности функциональных узлов устройства, схем контрол ,а также работоспособности внешних схем,формирующих код адреса чейки блока посто нной пам ти,что значительно повьшает надежность ПЗУ с самоконтролем.