KR910003679A - 빌트-인 테스트(built-in test) 회로를 갖는 반도체 기억 장치 및 테스트 방법 - Google Patents

빌트-인 테스트(built-in test) 회로를 갖는 반도체 기억 장치 및 테스트 방법 Download PDF

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Abstract

내용 없음.

Description

빌트-인 테스트(built-in test)회로를 갖는 반도체 기억 장치 및 테스트 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 메모리 장치의 기본배열을 도시한 도식적인 블록선도.
제3도는 제2도의 메모리셀 어레이와 그의 주변 배열을 도시한 블록선도.

Claims (15)

  1. 반도체 기억 장치에 있어서, 행렬로 배열되는 메모리 셀을 각각 갖는 다수의 메모리 블록 (1-1 내지 1-8)으로 분할된 메모리 셀어레이(1) 상기 다수의 메모리 블록으로부터 1비트 데이터를 동시에 읽어내고, 상기 테스트모드에서 상기 메모리 셀어레이의 상기 메모리 셀의 각각에 인식 데이터를 써넣기 위한 외부 어드레스 신호(ADD)와 제어신호(CS)에 응답하고, 상기 메모리 셀 어레이에 기능적으로 연결된 써넣기/읽어내기 제어회로(3), 상기 테스트 모드에서 상기 다수의 메모리 블록으로부터 다수 비트의 읽어내기 데이터를 제공된 조건하에서 패싱하기 위하여 상기 메모리 셀 어레이에 기능적으로 연결된 게이트 회로(7), 상기 다수의 읽어내기 비트가 일치 또는 불일치를 검출하고, 그 검출 결과를 출력하고, 그 결과에 불일치일 때 상기 다수 비트중 한 비트씩 순차적으로 출력하도록 게이트 회로를 제어하는 상기 메모리 셀 어레이, 써넣기/읽어내기 제어회로, 게이트 회로에 기능적으로 연결된 테스트 회로(6.8.9)로 이루어진 정상 모드와 테스트 모드를 지닌 반도체 메모리 장치.
  2. 청구범위 제1항에 있어서, 상기 다수의 메모리 블록수에 대응하는 다수쌍의 데니타 버스로 이루어지고, 상기 써넣기/읽어내기 제어회로(3)이 상기 어드레스 신호에 따른 상기 다수의 메모리 블록 각각에 하나의 메모리 셀을 선택하기 위한 디코딩 회로(52,54), 상기 데이터 버스에 대응하는 상기 선택된 메모리 셀의 데이터를 전송하기 위한 다수의 열 게이트 (5511-557)이 포함되는 반도체 기억 장치.
  3. 청구범위 제2항에 있어서, 상기 게이트 회로(7)가 상기 데스트 회로의 제어하에서 턴온되는 상기 한쌍의 트랜지스터, 상기 한쌍의 데이터선, 상기 한쌍의 데이타 버스선 사이에 연결되는 다수쌍의 트랜지스터(130,140,…, 137,147)를 갖고, 외부단자(I/O)에 연결된 한쌍의 공통 데이터 선(DL, DLX)으로 이루어진 반도체 기억장치.
  4. 청구범위 제3항에 있어서, 상기 테스트 회로가 상기 한쌍의 트랜지스터 각각을 턴 온시키기 위한 게이트 신호(d11-d7)를 순차적으로 발생시키는 첫번째 신호 발생회로(G3,6)로 이루어진 반도체 기억 장치.
  5. 청구범위 제4항에 있어서, 상기 테스트 회로가 상기 테스트 모드에서 서로 일치하는 다수쌍의 데이터 버스중 두쌍으로 2비트 데이터가 출력되느지 안되는지를 검출하기 위한 다수의논리 게이트, 상기 한상의 데이터 버스선(DL,DLX)에 대하여 검출 결과를 전송하기 위한 다수 쌍의 트랜지스터(1711, 171; …;171, 177), 상기 다수쌍의 트랜지스터를 턴온 시키기 위하여 게이트 신호(e0-e3)를 순차적으로 발생시키는 두 번재 신호 발생회로(e2,8)로 이루어진 반도체 기억 장치.
  6. 청구범위 제5항에 있어서, 상기 데스트 회로가 서로 일치하는 상기 다수쌍의 데이터 버스에 다수 비트 출력의 데이터인지 아닌지를 상기 테스트 모드에서 검출하기 위한 회로(9), 상기 한쌍의 데이터 버스(DL, DLX)로 검출 결과를 전송하기 위한 한쌍의 트랜지스터(23,33); 상기 한쌍의 트랜지스터를 턴은 시키기 위하여 게이트 신호(fo)를 발생시키는 세번째 신호 발생회로(G1, 8)로 이루어진 반도체 기억 장치.
  7. 청구범위 제6항에 있어서, 상기 테스트 회로가 상기 제어회로의 출력에 의해 따로 따로 구동되는 상기 첫번째, 두번째, 세번째 신호 발생회로, 제어신호(WEX, CASX, RASX)와 어드레스(ADD0-ADD10)에 따라 하나에서 다른 하나의 상기 테스트 모드와 정상 모드를 스위칭하기 위한 제어회로(C,5)로 더 이루어진 반도체 기억장치.
  8. 청구범위 제7항에 있어서, 상기 첫번째, 두번째 신호 발생회로(G3, G2)가 상기 제어회로로부터 활성화신호에 응답하여 어드레스 정보(A2, A1)를 디코딩하기 위한 디코더(61,71), 디코드된 정보와 열어드레스 스트로브 신호(CASX)에 응답하여 상기 게이트 신호(d0-d7, e0-e3)를 발생시키는 회로 (62,72)로 이루어진 반도체 기억장치.
  9. 반도체 기억 장치에 있어서, 매트릭스로 배열된 메모리 셀을 갖는 2N메모리 블록(1-1 내지 1-8)으로 분할된 메모리 셀 어레이(1) 상기2N 메모리 블록에서 2N비트중 2M비트 데이터를 동시에 치환하기 위한 용장수단(2, 4) (여기서 2N>2M); 상기 2N 메모리를 블록의 각각으로 부터 1비트의 데이터를 동시에 읽어내고 테스트 모드에서 상기 메모리 셀어레이의 상기 메모리 셀의 각각에 인식 데이터를 써넣기 위하여 외부 어드레스 신호(ADD)와 제어 신호(CS)에 응답하고, 상기 메모리 셀 어레이에 기능적으로 연결된 써넣기/읽어내기 제어회로(3) 상기 테스트 모드에서 상기 2N메모리 블록으로부터 2N비트 데이터 읽어내기를 주어진 조건하에서 패싱하기 위하여 상기 메모리 셀 어레이에 기능적으로 연결된 게이트 회로(7), 2N비트의 상기 읽어내기 데이터의 일치 또는 불일치를 검출하고, 검출 결과를 출력하고, 그 결과를 불일치일 때 한 비트씩 2N비트의 상기 테이타를 순차적으로 제어하기 위하여 상기 메모리 셀 어레이, 써넣기/읽어내기 제어 회로와 게이트 회로에 기능적으로 연결되는 테스트 회로(6,8,9)로 이루어진 정상 모드와 테스트 모드를 갖는 반도체 기억장치.
  10. 청구범위 제9항에 있어서, 상기 테스트 회로가 2M비트 압축 데이터를 형성하기 위하여 2M비트의 상기 데이터를 압축하고, 제공된 제어 신호(e0-e3)에 응답하여 2L 번 2M 비트 압축 데이터를 연속적으로 출력하기 위한 수단으로 이루어진 반도체 기억 장치.
  11. 반도체 기억 장치에 있어서, 행렬로 배열된 메모리 셀을 갖는 다수의 메모리 블록(1-1 내지 1-8)으로 분할된 메모리 셀 어레이(1), 상기 테스트 모드에서 상기 메모리 셀 어레이의 상기 메모리 셀의 각각에 인식 데이터를 출력하고 상기 다수 메모리 블록의 각각으로부터 1비트의 데이터를 동시에 읽어내기 위하여 외부 어드레스 신호(ADD)와 제어신호(CS)에 응답하고, 상기 메모리 셀 어레이에 기능적으로 연결된 써넣기/읽어내기 제어회로(3), 상기 테스트 모드에서 상기 다수의 메모리 블록으로부터 다수의 비트의 데이터 읽어내기를 주어진 조건하에서 패싱하기 위하여 상기 메모리 셀 어레이에 기능적으로 연결된 게이트 회로(7) 상기 동시에 다수의 읽어내기 비트가 일치 또는 불일치를 검출하고, 단일 단자에 검출 결과를 검출하고, 테스트 모드시 상기 단일 단자에 한 비트씩 상기 다수 비트를 순차적으로 출력하기 위한 상기 게이트 회로를 제어하기 위하여 상기 메모리 셀 어레이, 써넣기/읽어내기 제어회로, 게이트 회로에 기능적으로 연결된 데스트 회로(6,8,9)로 이루어진 정상 모드에 테스트 모드를 갖는 반체 기억장치.
  12. 상기 다수의 메모리 블록의 상기 메모리 셀의 각각에 인식 데이터 써넣기, 상기 다수의 메모리 블록의 각각으로부터 1비트의 데이터를 동시에 읽어내기 다수의 상기 동시에 읽어내기 데이터의 일치 또는 불일치를 검출하고 검출결과를 출력 검출 결과가 불일치일 때 한 비트 씩 상기 다수비트를 순차적으로 출력하여 “fail”비트의 어드레스를 검출하는 단계로 이루 어진 행렬로 배열된 메모리 셀을 갖는 다수의 메모리의 블록(1-1 내지 1-8)을 포함하는 반 도체 기억 장치를 테스트하는 방법.
  13. 청구범위 제12항에 있어서, 한 비트씩 상기 다수 비트를 순차적으로 출력시키는 상기 단계 어드레스 정보(A2)의 비트를 순차적으로 변경시키므로써 실행되는 반도체 기억 장치를 데스트하는 방법.
  14. 청구범위 제12항에 있어서, 한 비트씩 상기 다수 비트를 순차적으로 츨력시키는 상기 단계 가열 어드레스 스토로브 신호(CASX)의 로직 레벨을 순차적으로 변경 시키므로써 실행되는 반도체 기억 장치를 테스트하는 방법.
  15. 용장 치환이 실행되는 상기 다수의 메모리 블록의 상기 메모리 셀 각각에 인식 데이터 써넣기, 상기 다수의 메모리 블록의 각각으로부터 1비트의 데이터를 동시에 읽어내기, 상기 동시에 읽어내기 비트의 일치 또는 불일치를 검출하고 검출 결과를 출력, 검출 결과가 불일치 일때 한 비트씩 상기 읽어내기 비트를 순차적으로 출력하여 “fail”비트의 어드레스를 검출하는 단계로 이루어진 상기 다수의 메모리 블록의 부분에 데이터를 동시에 치환하기 위한 용장수단(2,4) 와 매트릭스로 배열된 메모리 셀을 갖는 다수의 메모리 블록(1-1 내지 1-8) 을 포함하는 반도체 기억 장치를 테스트하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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