JP2957284B2 - 半導体回路 - Google Patents
半導体回路Info
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- JP2957284B2 JP2957284B2 JP2413513A JP41351390A JP2957284B2 JP 2957284 B2 JP2957284 B2 JP 2957284B2 JP 2413513 A JP2413513 A JP 2413513A JP 41351390 A JP41351390 A JP 41351390A JP 2957284 B2 JP2957284 B2 JP 2957284B2
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- test
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体回路、特に複数の
データバスを備えるＩＣメモリのテスト回路に関する。
ＩＣメモリの集積度が上り、メモリ容量が増大するにつ
れてデータバスは１本または１対から複数本または複数
対になり、セルアレイも複数ブロックに分割される等の
ことが行なわれている。本発明はかゝるメモリのセルデ
ータの正常／異常、パス／フェイルのテスト回路に係る
ものである。
データバスを備えるＩＣメモリのテスト回路に関する。
ＩＣメモリの集積度が上り、メモリ容量が増大するにつ
れてデータバスは１本または１対から複数本または複数
対になり、セルアレイも複数ブロックに分割される等の
ことが行なわれている。本発明はかゝるメモリのセルデ
ータの正常／異常、パス／フェイルのテスト回路に係る
ものである。
【０００２】
【従来の技術】図９に従来例を示す。このメモリは４ビ
ット同時出力型で、データバスはＤＢ1 〜ＤＢ4 の４対
ある、メモリ読出して出て来たデータはセンスアンプＳ
Ａ1 〜ＳＡ4 および出力バッファＢＵＦ1 〜ＢＵＦ4 を
通してチップ外部へ出力される。これに対してテスト回
路ＴＣが設けられ、これはテスト時に各データバスから
ＭＯＳトランジスタＭＴ1 〜ＭＴ4 を介してテストデー
タに対する読出しデータを取込み、その正／誤出力をＭ
ＯＳトランジスタＭＴ6 、バッファＢＵＦ4 の経路で外
部へ出力する。このテストモードではテストセレクト信
号ＴＳがＨになり、ＭＴ1 〜ＭＴ4 ，ＭＴ6 をオンに
し、ＭＴ5 をオフにする。
ット同時出力型で、データバスはＤＢ1 〜ＤＢ4 の４対
ある、メモリ読出して出て来たデータはセンスアンプＳ
Ａ1 〜ＳＡ4 および出力バッファＢＵＦ1 〜ＢＵＦ4 を
通してチップ外部へ出力される。これに対してテスト回
路ＴＣが設けられ、これはテスト時に各データバスから
ＭＯＳトランジスタＭＴ1 〜ＭＴ4 を介してテストデー
タに対する読出しデータを取込み、その正／誤出力をＭ
ＯＳトランジスタＭＴ6 、バッファＢＵＦ4 の経路で外
部へ出力する。このテストモードではテストセレクト信
号ＴＳがＨになり、ＭＴ1 〜ＭＴ4 ，ＭＴ6 をオンに
し、ＭＴ5 をオフにする。
【０００３】図８は１６ビット同時テスト型の従来例で
ある。１６本のデータバスＤＢ0 〜ＤＢ16が全てＨなら
（正常なら）ナンドゲートＧ1 の出力はＬ、ナンドゲー
トＧ3 の出力はＨ、テストモードではパラレルテストイ
ネーブルＰＴＥをＨで、ナンドゲートＧ4 及びノアゲー
トＧ5 は開いているから、ナンドゲートＧ4 の出力は
Ｌ、ノアゲートＧ5 の出力もＬ、従ってCMOSインバータ
Ｔa ，Ｔb のパラレルテスト出力ＰＴＯはＨである。こ
れに対してＤＢ0 〜ＤＢ15の一部がＨ、残りがＬである
と（一部不良であると）、Ｇ1 の出力はＨ、オアゲート
Ｇ2 の出力もＨ、従ってＧ3 の出力はＬ、Ｇ4 の出力は
Ｈ、Ｇ5 の出力もＨになり、CMOSインバータの出力ＰＴ
ＯはＬである。またデータバスＤＢ0 〜ＤＢ15が全てＬ
であると（正常であると）、Ｇ1 の出力はＨ、Ｇ2 の出
力はＬ、Ｇ3 の出力はＨになり、CMOSインバータの出力
ＰＴＯはＨである。一部がＨ、残部がＬなら（一部が不
良なら）Ｇ1 ，Ｇ2 の出力はＨ、Ｇ3 の出力はＬ、CMOS
インバータの出力ＰＴＯはＬである。こうして１６ビッ
ト同時テストを行なう。なおＰＴＥ＝Ｈのテストモード
ではアドレスバッファＡＢはディスエーブルにされる。
ある。１６本のデータバスＤＢ0 〜ＤＢ16が全てＨなら
（正常なら）ナンドゲートＧ1 の出力はＬ、ナンドゲー
トＧ3 の出力はＨ、テストモードではパラレルテストイ
ネーブルＰＴＥをＨで、ナンドゲートＧ4 及びノアゲー
トＧ5 は開いているから、ナンドゲートＧ4 の出力は
Ｌ、ノアゲートＧ5 の出力もＬ、従ってCMOSインバータ
Ｔa ，Ｔb のパラレルテスト出力ＰＴＯはＨである。こ
れに対してＤＢ0 〜ＤＢ15の一部がＨ、残りがＬである
と（一部不良であると）、Ｇ1 の出力はＨ、オアゲート
Ｇ2 の出力もＨ、従ってＧ3 の出力はＬ、Ｇ4 の出力は
Ｈ、Ｇ5 の出力もＨになり、CMOSインバータの出力ＰＴ
ＯはＬである。またデータバスＤＢ0 〜ＤＢ15が全てＬ
であると（正常であると）、Ｇ1 の出力はＨ、Ｇ2 の出
力はＬ、Ｇ3 の出力はＨになり、CMOSインバータの出力
ＰＴＯはＨである。一部がＨ、残部がＬなら（一部が不
良なら）Ｇ1 ，Ｇ2 の出力はＨ、Ｇ3 の出力はＬ、CMOS
インバータの出力ＰＴＯはＬである。こうして１６ビッ
ト同時テストを行なう。なおＰＴＥ＝Ｈのテストモード
ではアドレスバッファＡＢはディスエーブルにされる。
【０００４】
【発明が解決しようとする課題】図９ではＭＯＳトラン
ジスタＭＴ1 〜ＭＴ4 を介してテスト回路へ読出しデー
タを取込んでおり、この部分の配線長は大になるので駆
動能力の点で難があり、高速テストが困難である。また
テスト結果のパス／フェイル出力を取出すのにトランジ
スタＭＴ5 ，ＭＴ6 を用い、通常の読出し回路とテスト
回路を切替えるようにしているから、このトランジスタ
ＭＴ5 挿入による遅延、他のＤＢ1 〜ＤＢ3 側回路との
不平衡などの問題がある。また図８では１６入力のゲー
トＧ1 ，Ｇ2 が必要で、多入力ゲートは構造が複雑で遅
延が大きく、アクセスタイムが通常読出し時のそれと大
きく異なり、相関がとれない。またテスト結果はＰＴＯ
から、即ち通常の読出しデータ端子とは異なる端子から
出しており、使用ピン数の増大の問題がある。本発明は
かゝる点を改善し、高速テスト可能なまた使用端子ピン
数の増加を招かないメモリＩＣテスト回路を提供するこ
とを目的とするものである。
ジスタＭＴ1 〜ＭＴ4 を介してテスト回路へ読出しデー
タを取込んでおり、この部分の配線長は大になるので駆
動能力の点で難があり、高速テストが困難である。また
テスト結果のパス／フェイル出力を取出すのにトランジ
スタＭＴ5 ，ＭＴ6 を用い、通常の読出し回路とテスト
回路を切替えるようにしているから、このトランジスタ
ＭＴ5 挿入による遅延、他のＤＢ1 〜ＤＢ3 側回路との
不平衡などの問題がある。また図８では１６入力のゲー
トＧ1 ，Ｇ2 が必要で、多入力ゲートは構造が複雑で遅
延が大きく、アクセスタイムが通常読出し時のそれと大
きく異なり、相関がとれない。またテスト結果はＰＴＯ
から、即ち通常の読出しデータ端子とは異なる端子から
出しており、使用ピン数の増大の問題がある。本発明は
かゝる点を改善し、高速テスト可能なまた使用端子ピン
数の増加を招かないメモリＩＣテスト回路を提供するこ
とを目的とするものである。
【０００５】
【課題を解決するための手段】図１に示すように本発明
では半導体メモリチップの複数のデータバスＤＢ1 ，Ｄ
Ｂ2 ，……の各々へマルチエミッタホロアＱ11とＱ12，
Ｑ21とＱ22，……を挿入し、この一方のエミッタをセン
スアンプＳＡ1 ，ＳＡ2 ，……へ接続し、他方のエミッ
タをテスト回路ＴＣへ接続する。テスト回路ＴＣはテス
トモード時に、これらのデータバスＤＢ1 ，ＤＢ2 ，…
…のテストデータに介する読出し出力を受け、その正／
誤（パス／フェイル）出力Ｔ，／Ｔを生じる。この正／
誤出力Ｔ，／Ｔは、図示のように通常の読出し出力Ｄ，
／ＤよりＨレベルである。正／誤出力はエミッタホロア
Ｑ1 ，Ｑ2 を介してセンス回路の１つ本例ではＳＡ4 へ
入力する。
では半導体メモリチップの複数のデータバスＤＢ1 ，Ｄ
Ｂ2 ，……の各々へマルチエミッタホロアＱ11とＱ12，
Ｑ21とＱ22，……を挿入し、この一方のエミッタをセン
スアンプＳＡ1 ，ＳＡ2 ，……へ接続し、他方のエミッ
タをテスト回路ＴＣへ接続する。テスト回路ＴＣはテス
トモード時に、これらのデータバスＤＢ1 ，ＤＢ2 ，…
…のテストデータに介する読出し出力を受け、その正／
誤（パス／フェイル）出力Ｔ，／Ｔを生じる。この正／
誤出力Ｔ，／Ｔは、図示のように通常の読出し出力Ｄ，
／ＤよりＨレベルである。正／誤出力はエミッタホロア
Ｑ1 ，Ｑ2 を介してセンス回路の１つ本例ではＳＡ4 へ
入力する。
【０００６】
【作用】この構成では、バイポーラトランジスタである
マルチエミッタホロアＱ11，Ｑ12，……の駆動能力は大
であるから、テスト回路ＴＣへの配線長が大であっても
充分駆動でき、高速テストが可能である。またテスト結
果の出力は、通常の読出し回路の１つを利用して行なう
ので、端子ピンを増加することはない。
マルチエミッタホロアＱ11，Ｑ12，……の駆動能力は大
であるから、テスト回路ＴＣへの配線長が大であっても
充分駆動でき、高速テストが可能である。またテスト結
果の出力は、通常の読出し回路の１つを利用して行なう
ので、端子ピンを増加することはない。
【０００７】テストデータの読出しでもマルチエミッタ
ホロアＱ41，Ｑ42の一方のエミッタの出力はあるが、こ
の出力Ｄ，／ＤはＴ，／Ｔよりレベルが低いので、セン
スアンプＳＡ4 の入力はエミッタホロアＱ1 ，Ｑ2 が決
め（Ｑ1 とＱ41，Ｑ2 とＱ42はワイアードオアになって
いる）、相互干渉を生じることはない。また通常の読出
し時にはテスト回路の出力Ｔ，／Ｔは最も低いレベルＮ
になり、今度はＱ41，Ｑ42がＳＡ4 の入力を決め、テス
ト回路出力がこの邪魔をすることはない。
ホロアＱ41，Ｑ42の一方のエミッタの出力はあるが、こ
の出力Ｄ，／ＤはＴ，／Ｔよりレベルが低いので、セン
スアンプＳＡ4 の入力はエミッタホロアＱ1 ，Ｑ2 が決
め（Ｑ1 とＱ41，Ｑ2 とＱ42はワイアードオアになって
いる）、相互干渉を生じることはない。また通常の読出
し時にはテスト回路の出力Ｔ，／Ｔは最も低いレベルＮ
になり、今度はＱ41，Ｑ42がＳＡ4 の入力を決め、テス
ト回路出力がこの邪魔をすることはない。
【０００８】
【実施例】図１を詳細に説明すると、本例ではデータバ
スＤＢは４対あり、その各々にマルチエミッタホロアＱ
11とＱ12，Ｑ21とＱ22，Ｑ31，Ｑ32，Ｑ41とＱ42が接続
され、これらの１つのエミッタにセンスアンプＳＡ1 ，
ＳＡ2 ，ＳＡ3 ，ＳＡ4 が接続され、他の１つにテスト
回路ＴＣが接続される。またセンスアンプＳＡ1 〜ＳＡ
4 の出力は出力バッファＯＢを介して１個または複数個
の出力端へ接続される。
スＤＢは４対あり、その各々にマルチエミッタホロアＱ
11とＱ12，Ｑ21とＱ22，Ｑ31，Ｑ32，Ｑ41とＱ42が接続
され、これらの１つのエミッタにセンスアンプＳＡ1 ，
ＳＡ2 ，ＳＡ3 ，ＳＡ4 が接続され、他の１つにテスト
回路ＴＣが接続される。またセンスアンプＳＡ1 〜ＳＡ
4 の出力は出力バッファＯＢを介して１個または複数個
の出力端へ接続される。
【０００９】このメモリの通常の読出しは、データバス
ＤＢ1 〜ＤＢ4 に現われた読出しデータをエミッタホロ
アＱ11〜Ｑ41，Ｑ12〜Ｑ42を介してセンスアンプＳＡ1
〜ＳＡ4 へ導き、こゝで増幅し、出力バッファＯＢを介
して外部へ取出すことで行なわれる。
ＤＢ1 〜ＤＢ4 に現われた読出しデータをエミッタホロ
アＱ11〜Ｑ41，Ｑ12〜Ｑ42を介してセンスアンプＳＡ1
〜ＳＡ4 へ導き、こゝで増幅し、出力バッファＯＢを介
して外部へ取出すことで行なわれる。
【００１０】試験時には予めテストデータを書込んでお
き、それを読出し、データバスＤＢ1 〜ＤＢ4 に現われ
た読出しデータを、エミッタホロアＱ11〜Ｑ41，Ｑ12〜
Ｑ42を介してテスト回路ＴＣへ導き、こゝで一致／不一
致をチェックし、その結果の出力Ｔ，／Ｔをエミッタホ
ロアＱ1 ，Ｑ2 へ導く。テストデータとしてオール１ま
たはオール０などの既知データを用いると、ＥＯＲゲー
トなどで読出しデータが書込みデータと同じか否かを簡
単にチェックすることができる。テスト回路ＴＣはこれ
を行なう。そしてテスト結果の出力Ｔ，／Ｔは図示のよ
うに通常の読出しデータＤ，／Ｄよりレベルが高いか
ら、センスアンプＳＡ4 の入力Ｑ，／ＱはＴ，／Ｔで決
まる。数値例を挙げるとＴ＝−０．５Ｖ、／Ｔ＝−０．
８Ｖ，Ｄ＝−１．０Ｖ，／Ｄ＝−１．２Ｖ，ノーマルＮ
＝−１．３Ｖである。センスアンプＳＡ4 は例えば一致
のときＱ＝Ｔ−ＶBE，／Ｑ＝／Ｔ−ＶBE，不一致のとき
Ｑ＝／Ｔ−ＶBE，／Ｑ＝Ｔ−ＶBEである入力を受け（Ｖ
BEはＱ1 ，Ｑ2 のエミッタ、ベース間電圧）、この出力
は出力バッファＯＢを通して外部へ取出される。
き、それを読出し、データバスＤＢ1 〜ＤＢ4 に現われ
た読出しデータを、エミッタホロアＱ11〜Ｑ41，Ｑ12〜
Ｑ42を介してテスト回路ＴＣへ導き、こゝで一致／不一
致をチェックし、その結果の出力Ｔ，／Ｔをエミッタホ
ロアＱ1 ，Ｑ2 へ導く。テストデータとしてオール１ま
たはオール０などの既知データを用いると、ＥＯＲゲー
トなどで読出しデータが書込みデータと同じか否かを簡
単にチェックすることができる。テスト回路ＴＣはこれ
を行なう。そしてテスト結果の出力Ｔ，／Ｔは図示のよ
うに通常の読出しデータＤ，／Ｄよりレベルが高いか
ら、センスアンプＳＡ4 の入力Ｑ，／ＱはＴ，／Ｔで決
まる。数値例を挙げるとＴ＝−０．５Ｖ、／Ｔ＝−０．
８Ｖ，Ｄ＝−１．０Ｖ，／Ｄ＝−１．２Ｖ，ノーマルＮ
＝−１．３Ｖである。センスアンプＳＡ4 は例えば一致
のときＱ＝Ｔ−ＶBE，／Ｑ＝／Ｔ−ＶBE，不一致のとき
Ｑ＝／Ｔ−ＶBE，／Ｑ＝Ｔ−ＶBEである入力を受け（Ｖ
BEはＱ1 ，Ｑ2 のエミッタ、ベース間電圧）、この出力
は出力バッファＯＢを通して外部へ取出される。
【００１１】図２では一致／不一致を２段階に分けて行
なう。ＴＣ1 〜ＴＣ4 が１段目のテスト回路、ＴＣ0 は
２段目のテスト回路である。図２ではセンスアンプ以後
の回路を省略しているが、これは図１と同様である。一
致／不一致を排他オアで検出すると図１では４入力の排
他オアゲート２個を使用することになるが、多入力ゲー
トは製造に難点がある。図２のように２段に分けて行な
うと各回路は２入力で済み、製造が容易である。図２の
詳細例を図４に示す。
なう。ＴＣ1 〜ＴＣ4 が１段目のテスト回路、ＴＣ0 は
２段目のテスト回路である。図２ではセンスアンプ以後
の回路を省略しているが、これは図１と同様である。一
致／不一致を排他オアで検出すると図１では４入力の排
他オアゲート２個を使用することになるが、多入力ゲー
トは製造に難点がある。図２のように２段に分けて行な
うと各回路は２入力で済み、製造が容易である。図２の
詳細例を図４に示す。
【００１２】図４で１段目のテスト回路（本例ではＴＣ
4 を示すが、ＴＣ1 〜ＴＣ3 も同様構成）は差動対トラ
ンジスタＱ43，Ｑ44と、この出力段のエミッタホロアト
ランジスタＱ45，Ｑ46および抵抗Ｒ1 ，Ｒ2 と、定電流
源Ｉ1 〜Ｉ3 で構成される。２段目のテスト回路ＴＣ0
はダイオードＤ1 ，Ｄ2 、差動対を構成するトランジス
タＱ53とＱ54，Ｑ55とＱ56、抵抗Ｒ3 〜Ｒ5 、トランジ
スタＱ64〜Ｑ69、定電流源Ｉ4 〜Ｉ8 で構成される。
4 を示すが、ＴＣ1 〜ＴＣ3 も同様構成）は差動対トラ
ンジスタＱ43，Ｑ44と、この出力段のエミッタホロアト
ランジスタＱ45，Ｑ46および抵抗Ｒ1 ，Ｒ2 と、定電流
源Ｉ1 〜Ｉ3 で構成される。２段目のテスト回路ＴＣ0
はダイオードＤ1 ，Ｄ2 、差動対を構成するトランジス
タＱ53とＱ54，Ｑ55とＱ56、抵抗Ｒ3 〜Ｒ5 、トランジ
スタＱ64〜Ｑ69、定電流源Ｉ4 〜Ｉ8 で構成される。
【００１３】試験時にテストデータを読出すと、その読
出しデータＤ，／Ｄに従ってトランジスタＱ41，Ｑ42の
エミッタは一方がＨ，他方がＬになり、これを受けて差
動対Ｑ43，Ｑ44従ってエミッタホロアＱ45，Ｑ46の出力
は一方がＨ、他方がＬになり、これらはテストバスＴＢ
へ導かれる。テストデータがオール１またはオール０で
あると、テスト回路ＴＣ1 〜ＴＣ4 の出力の一方は全て
Ｈ、他方はＬになり、従ってテストバスＴＢの一方は
Ｈ、他方はＬになる。これに対してエラーがあるとテス
ト回路ＴＣ1 〜ＴＣ4 の出力の一方、他方のＨ，Ｌは逆
になり、この状態ではテストバスの一方及び他方が共に
Ｈになる。２段目のテスト回路はこのＨ／ＬまたはＨ／
Ｈを検出して前者なら正常、後者ならエラーを出力す
る。
出しデータＤ，／Ｄに従ってトランジスタＱ41，Ｑ42の
エミッタは一方がＨ，他方がＬになり、これを受けて差
動対Ｑ43，Ｑ44従ってエミッタホロアＱ45，Ｑ46の出力
は一方がＨ、他方がＬになり、これらはテストバスＴＢ
へ導かれる。テストデータがオール１またはオール０で
あると、テスト回路ＴＣ1 〜ＴＣ4 の出力の一方は全て
Ｈ、他方はＬになり、従ってテストバスＴＢの一方は
Ｈ、他方はＬになる。これに対してエラーがあるとテス
ト回路ＴＣ1 〜ＴＣ4 の出力の一方、他方のＨ，Ｌは逆
になり、この状態ではテストバスの一方及び他方が共に
Ｈになる。２段目のテスト回路はこのＨ／ＬまたはＨ／
Ｈを検出して前者なら正常、後者ならエラーを出力す
る。
【００１４】詳述すると、テストモードでは信号ＴＳが
Ｌになり、トランジスタＱ64〜Ｑ68がオン、Ｑ69がオフ
になる。この結果テストバスＴＢのＨ／ＬまたはＨ／Ｈ
がダイオードＤ1 ，Ｄ2 、トランスファゲートを構成す
るトランジスタＱ65，Ｑ66を通って、差動対の一方のト
ランジスタＱ53，Ｑ55のベースに加わる。差動対の他方
のトランジスタＱ54，Ｑ56のベースには基準電圧ＶR2が
加わる。一例を挙げるとＶR2＝ＶR1＝−２Ｖである。ま
たＲ3 ＝Ｒ4 ＝Ｒ5 ＝１．５、Ｉ7 ＝Ｉ8 ＝０．４ｍ
Ａ，Ｉ6 ＝０．２ｍＡである。テストバスＴＢの信号の
振幅はトランジスタＱ65，Ｑ66を通った後ではＨが−
１．６Ｖ、Ｌが−２．４Ｖであり、ＶR2＝−２Ｖはこれ
らの中央である。テストバスＴＢの一方がＨ、他方がＬ
であると例えばＱ53がオン、Ｑ55がオフ、Ｑ54がオフ、
Ｑ56がオンになり、トランジスタＱ3 のベースがＨ、ト
ランジスタＱ2 のベースがＬになる。このＨは本例では
−０．２Ｖ、Ｌは−１．４Ｖである。トランジスタ
Ｑ2 ，Ｑ3 のエミッタは共に／Ｑ出力線に接続され、従
って／Ｑ出力線はＨレベルの−０．２Ｖになる。
Ｌになり、トランジスタＱ64〜Ｑ68がオン、Ｑ69がオフ
になる。この結果テストバスＴＢのＨ／ＬまたはＨ／Ｈ
がダイオードＤ1 ，Ｄ2 、トランスファゲートを構成す
るトランジスタＱ65，Ｑ66を通って、差動対の一方のト
ランジスタＱ53，Ｑ55のベースに加わる。差動対の他方
のトランジスタＱ54，Ｑ56のベースには基準電圧ＶR2が
加わる。一例を挙げるとＶR2＝ＶR1＝−２Ｖである。ま
たＲ3 ＝Ｒ4 ＝Ｒ5 ＝１．５、Ｉ7 ＝Ｉ8 ＝０．４ｍ
Ａ，Ｉ6 ＝０．２ｍＡである。テストバスＴＢの信号の
振幅はトランジスタＱ65，Ｑ66を通った後ではＨが−
１．６Ｖ、Ｌが−２．４Ｖであり、ＶR2＝−２Ｖはこれ
らの中央である。テストバスＴＢの一方がＨ、他方がＬ
であると例えばＱ53がオン、Ｑ55がオフ、Ｑ54がオフ、
Ｑ56がオンになり、トランジスタＱ3 のベースがＨ、ト
ランジスタＱ2 のベースがＬになる。このＨは本例では
−０．２Ｖ、Ｌは−１．４Ｖである。トランジスタ
Ｑ2 ，Ｑ3 のエミッタは共に／Ｑ出力線に接続され、従
って／Ｑ出力線はＨレベルの−０．２Ｖになる。
【００１５】これに対してテストバスＴＢの一方および
他方が共にＨであると、トランジスタＱ53とＱ55がオ
ン、Ｑ54とＱ56がオフになり、トランジスタＱ2 ，Ｑ3
のベースは共にこれらの中間電位−０．８Ｖを受ける。
トランジスタＱ1 は本回路では基準電位をＱ出力線に与
える機能を持ち、テストモードではＱ64，Ｒ3 ，Ｉ6 に
より定められた−０．５ＶをＱ出力線に与える。これは
上記一致値時の出力−０．２Ｖと不一致時の出力−０．
８Ｖの中間であり、外部ではこの基準値（−０．５Ｖ）
を用いて一致（−０．２Ｖ）不一致（−０．８Ｖ）を判
断する。
他方が共にＨであると、トランジスタＱ53とＱ55がオ
ン、Ｑ54とＱ56がオフになり、トランジスタＱ2 ，Ｑ3
のベースは共にこれらの中間電位−０．８Ｖを受ける。
トランジスタＱ1 は本回路では基準電位をＱ出力線に与
える機能を持ち、テストモードではＱ64，Ｒ3 ，Ｉ6 に
より定められた−０．５ＶをＱ出力線に与える。これは
上記一致値時の出力−０．２Ｖと不一致時の出力−０．
８Ｖの中間であり、外部ではこの基準値（−０．５Ｖ）
を用いて一致（−０．２Ｖ）不一致（−０．８Ｖ）を判
断する。
【００１６】通常のメモリ読取り／書込みモードでは信
号ＴＳはＨであり、従ってトランジスタＱ64〜Ｑ68はオ
フ、Ｑ69はオフ、従って定電流源Ｉ1 〜Ｉ8 はオフで、
テスト回路は動作しない。トランジスタＱ2 ，Ｑ3 のベ
ースは、オンになったトランジスタＱ67、Ｒ4 またはＲ
5 の経路でＶR1＝−２．０Ｖが与えられる。なおＩ4 ，
Ｉ5 はテストバスＴＢの電流源であり、ダイオード
Ｄ1 ，Ｄ2 はレベルシフト用である。
号ＴＳはＨであり、従ってトランジスタＱ64〜Ｑ68はオ
フ、Ｑ69はオフ、従って定電流源Ｉ1 〜Ｉ8 はオフで、
テスト回路は動作しない。トランジスタＱ2 ，Ｑ3 のベ
ースは、オンになったトランジスタＱ67、Ｒ4 またはＲ
5 の経路でＶR1＝−２．０Ｖが与えられる。なおＩ4 ，
Ｉ5 はテストバスＴＢの電流源であり、ダイオード
Ｄ1 ，Ｄ2 はレベルシフト用である。
【００１７】図３は、図１が４ビット同時テストである
のに対し、８ビット同時テストにしたものである。メモ
リチップのレイアウト上、センスアンプをチップの中央
に持ってくることがあり、この場合セルアレイ及びデー
タバス等がセンスアンプの両側にある。これで配線長を
節減して高速化を図ることができる。このようなメモリ
でデータバスが各４対であれば図３の如くなり、マルチ
エミッタホロアＱ11〜Ｑ41，Ｑ12〜Ｑ42，Ｑ51〜Ｑ81，
Ｑ52〜Ｑ82で各データバスのデータをテスト回路ＴＣへ
導いて、８ビット同時テストが可能である。この場合も
テスト回路は、図２の２段型にしてよい。マルチエミッ
タトランジスタは図５（ａ）に示すようにコレクタ領域
にベース領域を作り、各々にコレクタコンタクトＣ、ベ
ースコンタクトＢをとり、ベース領域に複数のエミッタ
領域を設けてそれらにエミッタコンタクトＥ１，Ｅ２を
とったものであるが、これは同図（ｂ）に示すように２
つのトランジスタを用い、ベースコンタクトを並列にし
て用いてもよい（コレクタコンタクトは共にグラン
ド）。
のに対し、８ビット同時テストにしたものである。メモ
リチップのレイアウト上、センスアンプをチップの中央
に持ってくることがあり、この場合セルアレイ及びデー
タバス等がセンスアンプの両側にある。これで配線長を
節減して高速化を図ることができる。このようなメモリ
でデータバスが各４対であれば図３の如くなり、マルチ
エミッタホロアＱ11〜Ｑ41，Ｑ12〜Ｑ42，Ｑ51〜Ｑ81，
Ｑ52〜Ｑ82で各データバスのデータをテスト回路ＴＣへ
導いて、８ビット同時テストが可能である。この場合も
テスト回路は、図２の２段型にしてよい。マルチエミッ
タトランジスタは図５（ａ）に示すようにコレクタ領域
にベース領域を作り、各々にコレクタコンタクトＣ、ベ
ースコンタクトＢをとり、ベース領域に複数のエミッタ
領域を設けてそれらにエミッタコンタクトＥ１，Ｅ２を
とったものであるが、これは同図（ｂ）に示すように２
つのトランジスタを用い、ベースコンタクトを並列にし
て用いてもよい（コレクタコンタクトは共にグラン
ド）。
【００１８】テスト回路はデータバスＤＢ1 ，ＤＢ2 ，
……が全て正しい出力を出力しているか否かに関する情
報を出力するだけでなく、データバスＤＢ1 ，ＤＢ2 ，
……のうち最も遅い応答の信号の応答時間についての情
報を出力することもできる。即ち、データバスＤＢ1 ，
ＤＢ2 ，……がＬからＨへまたはこの逆に変化すると言
っても、データバスＤＢ1 ，ＤＢ2 ，……が全て同時に
かゝる変化をするのではなく、図７のＬ，ＨまたはＨ，
Ｌ曲線に示すように、変化の開始、終了時間はそれぞれ
異なる。これらのＤＢ1 ，ＤＢ2 ，……のうち最も応答
の遅い信号が閾値を越えたとき（図のａ点）テスト回路
の出力信号を出力するようにすれば、ＤＢ1 ，ＤＢ2 ，
……の応答時間を知ることができる。図６および図７に
このための回路を示す。
……が全て正しい出力を出力しているか否かに関する情
報を出力するだけでなく、データバスＤＢ1 ，ＤＢ2 ，
……のうち最も遅い応答の信号の応答時間についての情
報を出力することもできる。即ち、データバスＤＢ1 ，
ＤＢ2 ，……がＬからＨへまたはこの逆に変化すると言
っても、データバスＤＢ1 ，ＤＢ2 ，……が全て同時に
かゝる変化をするのではなく、図７のＬ，ＨまたはＨ，
Ｌ曲線に示すように、変化の開始、終了時間はそれぞれ
異なる。これらのＤＢ1 ，ＤＢ2 ，……のうち最も応答
の遅い信号が閾値を越えたとき（図のａ点）テスト回路
の出力信号を出力するようにすれば、ＤＢ1 ，ＤＢ2 ，
……の応答時間を知ることができる。図６および図７に
このための回路を示す。
【００１９】図６および図７は基本的には図２、図４と
同じ構成であるが、データバスＤＢ 1 ，ＤＢ2 ，……の
正／誤を判断し、その応答時間を計数する回路が付加さ
れている。トランジスタＱ71〜Ｑ80、ダイオードＤ3 、
抵抗Ｒ6 ，Ｒ7 がこの付加回路である。信号Ｄ−ＴＴ
Ｌ、／Ｄ−ＴＴＬはデータバスＤＢ1，ＤＢ2 ，……が
ＬからＨへ変化するのを期待しているか、ＨからＬへ変
化するのを期待しているかを切替えるための信号であ
る。
同じ構成であるが、データバスＤＢ 1 ，ＤＢ2 ，……の
正／誤を判断し、その応答時間を計数する回路が付加さ
れている。トランジスタＱ71〜Ｑ80、ダイオードＤ3 、
抵抗Ｒ6 ，Ｒ7 がこの付加回路である。信号Ｄ−ＴＴ
Ｌ、／Ｄ−ＴＴＬはデータバスＤＢ1，ＤＢ2 ，……が
ＬからＨへ変化するのを期待しているか、ＨからＬへ変
化するのを期待しているかを切替えるための信号であ
る。
【００２０】
【発明の効果】以上説明したように本発明では高速のメ
モリテストが可能になり、また使用端子ピン数の増加を
もたらすことがなく、甚だ有用である。
モリテストが可能になり、また使用端子ピン数の増加を
もたらすことがなく、甚だ有用である。
【図１】本発明の原理図である。
【図２】本発明の実施例１を示すブロック図である。
【図３】本発明の実施例２を示す回路図である。
【図４】図２の具体例を示す回路図である。
【図５】マルチエミッタホロアの説明図である。
【図６】本発明の実施例３を示す回路図である。
【図７】図６の続きである。
【図８】従来例を示す回路図である。
【図９】他の従来例を示すブロック図である。
Ｑ11，Ｑ12，… マルチエミッタホロア ＳＡ1 ，ＳＡ2 ，… センスアンプ ＴＣ テスト回路 Ｑ1 ，Ｑ2 エミッタホロア
Claims (3)
- 【請求項１】 複数のデータバス（ＤＢ1 ，ＤＢ2 ，
…）の各々にマルチエミッタホロア（Ｑ11，Ｑ12，Ｑ21
とＱ22，…）を挿入し、そのマルチエミッタの一方のエ
ミッタはそれぞれの読出し回路（ＳＡ1 ，ＳＡ2 ，…）
へ接続し、他方のエミッタはテスト回路（ＴＣ）へ接続
し、テスト回路の出力信号は通常の読出し出力（Ｄ，／
Ｄ）より高いレベルとし、エミッタホロア（Ｑ1 ，
Ｑ2 ）を介してテスト回路の出力信号を前記読出し回路
の１つ（ＳＡ4 ）へ入力するようにしてなることを特徴
とする半導体回路。 - 【請求項２】 テスト回路は１段目テスト回路（Ｔ
Ｃ1 ，ＴＣ2，…）と２段目テスト回路（ＴＣ0 ）から
なり、１段目テスト回路は各データバスのＨ／Ｌをテス
トバス（ＴＢ）へ出力して該バスでワイアードオアをと
る構成とし、２段目テスト回路は、正常ならＨ／Ｌ、誤
りならＨ，Ｈのテストバスの電位を受けて、正常なら
Ｈ、誤りならＬの電位を読出し回路の１つ（ＳＡ4 ）へ
入力する構成としたことを特徴とする請求項１記載の半
導体回路。 - 【請求項３】 データバスは読出し回路（ＳＡ1 ，ＳＡ
2 ，…）の両側にあり、テスト回路（ＴＣ）はこれら両
側のデータバス（ＤＢ1 ，ＤＢ2 ，…ＤＢ5 ，ＤＢ6 ，
…）に挿入したマルチエミッタホロアの他方のエミッタ
を介して、各データバスのテストデータに対する読出し
出力を取込むようにしたことを特徴とする請求項１記載
の半導体回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413513A JP2957284B2 (ja) | 1990-12-22 | 1990-12-22 | 半導体回路 |
| US07/810,750 US5418791A (en) | 1990-12-20 | 1991-12-19 | Semiconductor integrated circuit having test circuit |
| DE69120921T DE69120921T2 (de) | 1990-12-22 | 1991-12-20 | Integrierte Halbleiterschaltung mit Prüfschaltung |
| EP91311857A EP0493013B1 (en) | 1990-12-22 | 1991-12-20 | Semiconductor integrated circuit having test circuit |
| KR1019910024306A KR950014561B1 (ko) | 1990-12-22 | 1991-12-23 | 테스트 회로를 갖는 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413513A JP2957284B2 (ja) | 1990-12-22 | 1990-12-22 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04221500A JPH04221500A (ja) | 1992-08-11 |
| JP2957284B2 true JP2957284B2 (ja) | 1999-10-04 |
Family
ID=18522142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413513A Expired - Lifetime JP2957284B2 (ja) | 1990-12-20 | 1990-12-22 | 半導体回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5418791A (ja) |
| EP (1) | EP0493013B1 (ja) |
| JP (1) | JP2957284B2 (ja) |
| KR (1) | KR950014561B1 (ja) |
| DE (1) | DE69120921T2 (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS58194430A (ja) * | 1982-05-07 | 1983-11-12 | Nec Corp | インタ−フエ−ス回路 |
| JPS59117790A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | バイポ−ラ型ｐｒｏｍ |
| US4502140A (en) * | 1983-07-25 | 1985-02-26 | Mostek Corporation | GO/NO GO margin test circuit for semiconductor memory |
| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPH06100889B2 (ja) * | 1987-12-21 | 1994-12-12 | 株式会社日立製作所 | 駆動回路 |
| US4862421A (en) * | 1988-02-16 | 1989-08-29 | Texas Instruments Incorporated | Sensing and decoding scheme for a BiCMOS read/write memory |
| JP2780354B2 (ja) * | 1989-07-04 | 1998-07-30 | 富士通株式会社 | 半導体メモリ装置 |
-
1990
- 1990-12-22 JP JP2413513A patent/JP2957284B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-19 US US07/810,750 patent/US5418791A/en not_active Expired - Lifetime
- 1991-12-20 EP EP91311857A patent/EP0493013B1/en not_active Expired - Lifetime
- 1991-12-20 DE DE69120921T patent/DE69120921T2/de not_active Expired - Fee Related
- 1991-12-23 KR KR1019910024306A patent/KR950014561B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0493013A2 (en) | 1992-07-01 |
| DE69120921T2 (de) | 1996-11-28 |
| KR950014561B1 (ko) | 1995-12-05 |
| EP0493013A3 (en) | 1993-05-12 |
| JPH04221500A (ja) | 1992-08-11 |
| EP0493013B1 (en) | 1996-07-17 |
| DE69120921D1 (de) | 1996-08-22 |
| US5418791A (en) | 1995-05-23 |
| KR920013477A (ko) | 1992-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990615 |