KR930009543B1 - 빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법 - Google Patents

빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법 Download PDF

Info

Publication number
KR930009543B1
KR930009543B1 KR1019900010074A KR900010074A KR930009543B1 KR 930009543 B1 KR930009543 B1 KR 930009543B1 KR 1019900010074 A KR1019900010074 A KR 1019900010074A KR 900010074 A KR900010074 A KR 900010074A KR 930009543 B1 KR930009543 B1 KR 930009543B1
Authority
KR
South Korea
Prior art keywords
data
bits
circuit
bit
memory
Prior art date
Application number
KR1019900010074A
Other languages
English (en)
Other versions
KR910003679A (ko
Inventor
고오노 도오루
Original Assignee
후지쓰 가부시끼가이샤
세끼사와 요시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 세끼사와 요시 filed Critical 후지쓰 가부시끼가이샤
Publication of KR910003679A publication Critical patent/KR910003679A/ko
Application granted granted Critical
Publication of KR930009543B1 publication Critical patent/KR930009543B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내용 없음.

Description

빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법
제 1 도는 테스트 모드에서 대표적인 동작의 예를 도시한 타이밍 챠트.
제 2 도는 본 발명에 따른 반도체 메모리 장치의 기본 배열을 도시한 도시적인 블록선도.
제 3 도는 제 2 도의 메모리 셀 어레이와 그의 주변 배열을 도시한 블록선도.
제 4a 도와 제 4b 도는 제 2 도의 데이타 입력 및 출력부의 회로선도.
제 5 도는 제 4a 도와 제 4b 도의 각 트랜지스테에 대한 게이트 신호를 발생시키는 회로의 전형적인 배열을 도시한 블록선도.
제 6 도는 제 5 도의 게이트 신호 발생회로의 배열을 도시한 블록선도.
제 7 도는 제 2 도의 장치의 테스트 동작을 도시한 플로우 챠트.
제 8 도는 제 2 도의 장치의 테스트 모드 동작을 도시한 타이밍 챠트.
제 9 도는 제 2 도의 장치의 테스트 모드 동작을 도시한 다른 하나의 타이밍 챠트.
본 발명은 반도체 메모리 장치를 테스트하는 기술에 관한 것이고, 특히 N비트 어드레스 축퇴에 기초한 비트(2N비트)의 데이타가 테스트 모드에서 입력과 출력이 되거나 입력과 출력이 되는 것으로 부터 블록으로 나누어지는 메모리 셀 어레이를 가지는 반도체 메모리 장치와 메모리 장치를 테스트하는 방법에 관한 것이다.
반도체 메모리 장치들의 용량면에서 최근의 개선에도 불구하고, 그 증가한 테스트 시간이 문제가 된다. 이것을 극복하기 위하여 N-비트 어드레스 축퇴를 기초로한 2N 비트의 데이타를 압축하고, 압축된 데이타를 동시에 출력하기 위한 테스트 모드 기능은 반도체 기억 장치에 대해 단계적으로 제공된다.
공지된 테스트 모드 기능에 따라 테스트 모드는 우선적으로 세트되고, 동일 데이타는 2N비트에 대한 각 셀에 동시에 써넣어진다. 그후, 2N비트의 데이타들은 압축되고 동시에 읽혀지므로 테스트 시간을 짧게 하기 위하여 하이-스피드 데이타 리딩을 실현시킨다. 이 테스트 모드 기능은 서로 일치하는 많은 비트들(예를들면, 각 워드의 모든 비트들)인지 아닌지를 체크하는데 유효할 것이다.
읽어내기 2N비트중에서 일정 비트의 정보가 다른 비트들의 정보와 일치하지 않을때(이런 상태를 지금부터 "fail"로 칭한다.) 그것은 2N 비트들에서 "fail"비트를 식별할 수 없는 결점을 상기 테스트 모드 기능은 수반한다. 따라서, 하나의 압축된 데이타를 기초로한 테스트 기능은 고장 해석에 대해 부적당하다. 게다가, 이 기술은 2N번 실행하기 위한 테스트를 요구하여 거대한 테스트 시간을 소비한다.
한편, 용장(冗長) 기능을 갖는 반도체 기억 장치에서 용장셀의 용량 뿐만 아니라 비트 용량이 증가한다. 그러므로, 위에서 설명한 하나의 예들의 테스트 모드 기능으로 테스트를 유효하게 실행하기 위한 기술과 용장셀을 유효하게 사용하기 위한 기술을 제공하는 것이 요구되어 왔다.
이 경우에, 용장 기능에 의해 대치되는 데이타가 2N비트중 2M비트라면 2N-비트의 압축 데이타를 기초로한 테스트 기능은 2M비트들(2N=2M·2L)의 2L 세트들이 대치될 수 있다고 할수 없다. 이것은 용장 셀을 유효하게 사용하는 제조에 대해 불합리하다.
본 발명의 목적은 반도체 기억 장치를 테스트하기 위한 방법, 짧아진 테스트 시간, 고장해석을 용이하게 하기 위하여 "fail"비트의 어드레스를 검출할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 기억 장치를 테스트하기 위한 방법, 용장셀을 유효하게 사용하기 위하여 용장 비트가 어드레스를 식별 할 수 있는 용장 구조를 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 한 국면에 따라서, 행렬로 배열된 메모리 셀을 갖는 다수의 메모리 볼록으로 나누어지는 메모리 셀 어레이 ; 메모리 셀 어레이의 각 메모리 셀의 인식 데이타와 동시에 테스트 모드에서 각 메모리 셀의 인식 데이타와 동시에 테스트 모드에서 각 메모리 블록으로 부터 1비트의 읽어내기 데이타를 써넣기 위하여 제어신호와 외부 어드레스 신호에 대응하고 메모리 셀 어레이에 기능직으로 연결되는 써넣기/읽어내기 제어회로 ; 주어진 조건하에서, 테스트 모드의 다수의 메모리 블록으로 부터 다수 비트의 읽어내기 데이타를 패싱(passing)하고 메모리 셀 어레이에 기능적으로 연결된 게이트 회로 ; 읽어내기 데이타 비트의 일치 또는 불일치를 검출하고, 그 결과가 비일치일때 검출결과를 출력하고, 다수비트중 하나씩 순차적으로 출력하는 게이트 회로를 제어하기 위하여 메모리 셀 어레이, 써넣기/읽어내기 제어회로와 게이트 회로에 기능적으로 연결된 테스트 회로를 포함하는 테스트 모드와 정상모드를 갖는 반도체 기억 장치가 제공된다.
또한 본 발명의 또 다른 국면에 따라, 다수의 메모리 블록의 각 메모리 셀에 인식 데이타 써넣기 ; 각각의 메모리 블록으로 부터 1비트의 데이타를 동시에 읽어내기 ; 읽어내기 데이타의 일치 또는 불일치를 검출 ; 그 결과가 불일치일때 검출 결과를 출력 ; 다수 비트중 한 비트씩 데이타를 순차적으로 출력하여 "fail"비트의 어드레스를 검출하는 단계를 포함하고, 행렬로 배열된 메모리 셀을 갖는 다수의 메모리 블록을 갖는 반도체 메모리 장치를 테스트 하는 방법이 제공된다.
본 발명의 다른 목적과 특징은 첨부된 도면에 의거하여 바람직한 실시예의 방법에 의해 상세하게 서술될 것이다.
본 발명의 바람직한 실시예의 좀더 좋은 이해를 위하여, 종래의 문제가 제 1 도에 의거하여 설명될 것이다.
제 1 도는 테스트 모드에서 대표적인 동작 타이밍의 예를 도시하였다.
첫째, 테스트 모드 엔트리(entry) 사이클에서 제 5 도에 도시한 입력 단자 슈퍼 전압 엔트리의 기술, WCBR(행 어드레스 스트로브전의 써넣기 가능한 열 어드레스 스트로브)엔트리 또는 WCBR 어드레스 로직엔트리는 테스트 모드를 써넣기 위하여 사용된다. 다음은 테스트 모드 써넣기 사이클에서, 데이타는 2N비트들에 대한 셀에 동시에 써넣어진다. 테스트 모드 노말(normal)리드 사이클에서 2N비트의 데이타는 N비트 어드레스 축퇴를 기초로 압축되고 동시에 읽혀진다. 데이타를 압축하기 위하여 다음의 기술이 알려졌다.
A. "0"과 "1" 출력 방식
이 방식은 2N비트 데이타의 모든 비트가 서로 일치할때 "1"이 출력되고, 1비트가 서로 일치하지 않을때, 즉, 페일(fail) 비트일때 "0"이 출력된다.
B. "0", "1"과 "Z" 출력 방식
이 방식은 2N비트 데이타의 모든 비트가 각각 "0"일때 "0"이 출력되고, 모든 비트가 각각 "1"일때 "1"이 출력되고, 적어도 하나의 "fail"비트일때 고 임피던스 상태 "Z" 즉, 플로우팅 상태가 된다. 이 "0", "1"과 "Z"출력 방식을 사용하는 방식이 Tatematsu에 USP 4,464,756에 발표되어 있다.
더우기, 제 1 도의 테스트 모드 페이지(page)리드 사이클에서, 워드, 선택선에 의해 선택된 셀의 모든 데이타는 2N비트 압축 데이타로서 동시에 읽혀진다. 이것은 테스트 시간을 단축하기 위하여 고속 데이타 읽어내기를 실현시킨다.
압축 데이타 테스트 모드는 단시간내에 각 워드의 모든 비트를 체크할지도 모르지만 2N비트의 워드가 "fail"비트인 "fail"비트가 존재할때 발견할 수는 없다. 그러므로, 하나의 압축 데이타 테스트 모드는 고장분석에 대해 부적당하고 바람직하지 않다. 2N비트 압축 데이타 테스트 모드에서 테스트는 거대한 테스트 시간은 소비하는 것이 2N번 반복된다.
더우기, 용장 기능이 동시에 대치, 예를 들면, 2N비트중 2M비트의 용장 구조를 갖는 반도체 기억장치에서 2N비트 압축 데이타 테스트 모드는 2M비트들의 2L세트(2N=2M·2L)가 반드시 대치되어야 한다고 할 수 없다.
다음, 본 발명의 바람직한 실시예는 제 2 도 내지 제 9 도에 의거하여 설명될 것이다.
제 2 도는 본 발명에 따른 반도체 기억 장치의 기본 배열을 도식적으로 도시하였다. 도면의 배열은 테스트 모드에 관련된 부분만이다.
도면에서, 참조번호 1은 행렬로 배열된 메모리 셀을 갖는 각 2N블록들도 분리되는 메모리 셀 어레이(M.C.A) ; 참조번호 2는 메모리 셀 어레이의 블록부의 2M비트(2N〉2M)를 세이빙(saving)하기 위한 용장 셀 어레이 ; 참조번호 3은 주변회로를 나타낸다. 주변회로 3은 용장 셀 어레이 2의 용장셀로 어레이 1의 정규셀의 치환을 제어하기 위한 용장 제어부 4 ; 메모리 셀을 선택하기 위하여 어드레스 신호 ADD를 디코우딩 하기 위한 디코더 ; 다양한 제어 신호 CS에 대답하는 써넣기와 읽어내기 동작을 제어하기 위한 제어부를 포함한다.
참조번호 5는 노말 데이타 읽어내기와 써넣기 동작이 외부 어드레스 신호 ADD와 제어신호부 및 하나에서 다른 하나의 테스트 모드에 따라 실행되는 정상 모드하에서 스위칭하기 위한 모드 스위칭 회로이다. 테스트 모드에서 테스트 신호 TS가 제공된다. 테스트 모드는 2개의 위상과 관련되어 있다. 하나의 위상은 서로 일치하는 메모리 셀 어레이 1로 부터 동시에 판독되는 2N비트 데이타 비트인지 아닌지를 테스트하기 위한 것이고, 또 다른 하나의 위상은 비트가 서로 일치하지 않을때 테스트하기 위한 것이고, 2N비트는 한비트씩 출력하므로써 페일된 비트이다. 정상 모드에서와 같이, 열 어드레스 스트로브 신호 CASX가 토글(toggle)되고, 데이타가 신호의 하강 에지에 응답하여 한 비트씩 입력되고 출력되는 것을 니블(nibble)모드라 칭한다.
참조번호 6은 모드 스위칭 5, 어드레스 정보 부분 ADDi, 열 어드레스 스토로브 신호 CASX로 부터 테스트 신호 TS에 대응하는 게이트 제어 회로이다. 참조번호 7은 게이트 제어회로 6의 제어하에서 입력/출력단자 I/O의 테스트 모드에서 메모리 셀 어레이 1을 동시에 판독하는 2N비트의 데이타를 한 비트씩 제공하기 위한 게이트 회로이다. 참조번호 8은 외부 열 어드레스 스토로브 신호 CASX와 모드 스위칭 회로 5로부터 테스트 신호 TS에 응답하는 게이트 회로이다. 참조번호 9는 서로 일치하는 테스트 모드에서 메모리 셀 어레이 1을 동시에 판독하는 2N비트 데이타의 비트인지 아닌지를 게이트 회로 8의 제어하에서 검출하고, 입력/출력단자 I/O에서 검출하기 위한 일치 검출 회로이다. 이 경우에, 하나의 테스트 신호 TS가 제공될때 게이트 회로 8은 일치 검출회로 9를 활성화 시키고, 테스트 신호와 열 어드레스 스트로브 신호 CASX가 제공될때 일치 검출 회로 9를 비활성화 시킨다.
제 3 도는 제 2 도의 메모리 셀 어레이와 그 주변을 도시하였다. 도면에서 용장부는 생략한다.
도면에 도시한 바와같이, 메모리 셀 어레이 1은 쌍의 보충 비트선 B1, BX1, …, Bn, BXn을 통하여 각각 열 게이트 550-557에 연결된 8개의 메모리 블록 1-1-1-8로 분할된다. 참조번호 51은 외부적으로 제공된 어드레스 신호 ADD중 행 어드레스 신호를 버퍼링하고 보상행 어드레스 신호를 발생하는 행 어드레스 버퍼이다. 참조번호 52는 m개 워드선 W1-Wm중 하나를 선택하고, 행 어드레스 신호를 디코딩하고, 선택된 워드선을 구동하는 드라이버 및 행 어드레스 디코더이다. 참조번호 53은 외부 어드레스 신호중 열 어드레스 신호를 버퍼링 하고, 보상 열 어드레스 신호를 발생시키는 열 어드레스 버퍼이다. 참조번호 54는 열 어드레스 신호를 디코딩하고, n개 열선 CL1-CLn중 하나를 선택하기 위한 열 어드레스 디코더이다. 각각의 열 게이트 550-557은 선택된 열선에 대응하는 보상 비트선을 선택하고 다음 단의 회로들(제 4a 도와 제 4b 도를 보라)에 선택된 선들을 연결한다.
제 4a 도와 제 4b 도는 제 2 도의 데이타 입력/출력부를 상세하게 도시하였다.
도면에서, 참조번호 110-117은 열 게이트 550-557을 통하여 데이타 리드를 증폭하고, 증폭된 데이타를 일시적으로 래칭하기 위한 데이타 래치고, 참조번호 120-127은 외부적으로 제공된 써넣기 데이타를 증폭하기 위한 써넣기 증폭기이다. 데이타 래치 110(111)과 써넣기 증폭기 120(121)은 NAND 게이트 150의 하나(다른 또 하나)의 입력 끝에 그리고 NAND 게이트 151의 하나(다른 또 하나)의 입력 끝에서 한쌍의 채널 트랜지스터 130과 140(131과 141)을 통하여 한쌍의 보상 데이타선 DL과 DLX에 연결된다. 더우기, 데이타 래치 112(113)과 써넣기 증폭기 122(123)은 NAND 게이트 152의 하나(다른 또 하나)의 입력 끝에 그리고 NAND 게이트 153의 하나(다른 또 하나)의 입력 끝에서 한쌍의 n채널 트랜지스터 132와 142(133과 143)를 통하여 보상 데이타 선 DL과 DLX에 연결된다.
유사하게, 데이타 래치 114(115)와 써넣기 증폭기 124(125)는 NAND 게이트 154의 하나(다른 또 하나)의 입력 끝에 그리고 NAND 게이트 155의 하나(다른 또 하나)의 입력 끝에서 한쌍의 채널 트랜지스터 134와 144(135와 145)를 통하여 보상 데이타 선 DL과 DLX에 선택된다. 더우기, 데이타 래치 116(117)과 써넣기 증폭기126(127)은 NAND 게이트 156의 하나(다른 또 하나)의 입력 끝에 그리고 NAND 게이트 157의 하나(다른 또 하나)의 입력 끝에서 한쌍의 n채널 트랜지스터 136과 146(137과 147)을 통하여 보상 데이타 선 DL과 DLX에 연결된다.
NAND 게이트 150-157의 출력끝은 인버터 160-167을 통하여 n채널 트랜지스터 170-177의 소오스(드레인)에 연결된다. 인버터 161, 163, 165와 167의 출력끝은 NAND 게이트 31의 입력 끝에 연결된다. NAND 게이트 21과 31의 출력끝은 인버터 22와 32를 통하여 n채널 트랜지스터 23과 33의 소오스(드레인)에 연결된다. 트랜지스터 170, 172, 74, 176과 23의 드레인(소오스)은 인버터 25의 출력끝과 입력단자 DIN에서 인버터 24의 입력 끝에 연결된다. 트랜지스터 171, 173, 175, 177과 33의 드레인(소오스)은 인버터 35의 출력끝과 입력단자 DIN에서 인버터 34의 입력 끝에 연결된다.
인버터 24의 출력끝은 인버터 25의 입력끝과 인버터 26을 통하여 채널 트랜지스터 27의 게이트에 연결된다. 인버터 34의 출력끝은 인버터 35의 입력끝과 인버터 36을 통하여 채널 트랜지스터 37의 게이트에 연결된다. 트랜지스터 27의 드레인(소오스)은 고전위 전원선 Vcc에 연결되고, 그의 소오스(드레인)은 출력단자 DOUT에 연결된다. 트랜지스터 37의 드레인(소오스)은 출력 단자 DOUT에 연결되고, 그의 소오스(드레인)는 저전위 전원선 Vss에 연결된다.
트랜지스터 쌍 130과 140-137과 147의 게이트는 게이트 신호 d0-d7호 인가된다. 트랜지스터 쌍 170과 171-176과 177의 게이트는 게이트 신호 e0-e3으로 인가된다. 트랜지스터 23과 33의 게이트는 게이트 신호 f0로 인가된다.
제 5 도는 게이트 신호를 발생시키는 회로의 예를 도시하였다.
도면에서, 참조부호 C는 액티브 로우(active low) 라이트 인에이블 신호 WEX, 로우 어드레스 스트로브 신호 RASK, 열 어드레스 스트로브 신호 CASX, 11비트의 어드레스 신호 ADD0-ADD10, 출력 인에이블 신호 SE1, SE2, SE3, 2비트 어드레스 신호 A1(ADD8과 ADD9)와 3비트 어드레스 신호 A2(ADD8-ADD10)에 응답하는 WCBR 어드레스 로직 제어 회로이다. 참조번호 G1은 소정 레벨의 인에이블 신호 SE1에 의해 기본적으로 구동시키고, 열 어드레스 스트로브 신호 CASX의 하강 엣지에 응답하는 게이트 신호 f0를 발생시키는 게이트 신호 발생회로이다. 게이트 신호 발생회로 G1은 후에 언급될 제어 신호 E 또는 D에 응답하는 게이트 신호 f0를 발생시킬 수 있다. 게이트 신호 f0의 발생후 회로 G1은 제어신호 F를 제공한다.
참조기호 G2은 어드레스 신호 A1을 디코드하기 위하여 소정레벨의 인에이블 신호 SE2에 의해 구동되고, 제어 신호 F와 열 어드레스 스트로브 신호 CASX에 응답하여 게이트 신호 e0-e3를 순차적으로 발생시키는 게이트 신호 발생회로이다.
마지막 게이트 신호 e3의 발생후 회로 G2는 제어신호 E를 제공한다. 유사하게 참조기호 G3는 어드레스 신호 A2를 디코더하기 위하여 소정 레벨의 인에이블 시놓 SE3에 의해 구동되고, 제어신호 F와 열 어드레스 스트로브 신호 CASX에 응답하여 게이트 신호 d0-d7을 발생시키는 게이트 신호 발생회로다.
마지막 게이트 신호 d7의 발생후 회로 G3은 제어 신호 D를 제공한다. 각각의 게이트 신호 발생회로 G1-G3은 동시에 구동되지 않는다.
게이트 신호 발생회로 G3(G2)는 제 6 도에 도시한 예와 같이 3비트 어드레스 신호 A2(2비트 어드레스 신호 A1)를 디코드하기 위하여 인에이블 신호 SE3(SE2)에 의해 구동되는 디코더 61(71)과 제어신호 F와 열 어드레스 스트로브 신호 CASX의 하강 엣지에 응답하여 게이트 신호 d0-d7, 디코드된 정보에 따라 순차적으로 발생시키는 신호 발생기62(72)로 이루어졌다.
이 경우에, 게이트 신호 d0-d7(e0-e3)을 순차적으로 발생시키는 2가지 방법이 있다. 첫번째 방법은 각 어드레스 비트를 순차적으로 변화시키기 위하여 어드레스 신호 A2(A1)을 인가하는 것이고, 두번째 방법은 "H"와 "L"레벨 사이를 교대로 열 어드레스 스트로브 신호 CASK를 토글시키고 어드레스 정보를 고정시키는 것이다. 제 5 도의 제어회로 C와 게이트 신호 발생회로 G3은 제 2 도의 모드 스위칭 회로 5와 게이트 제어 회로 6에 대응한다. 제 4a 도와 제 4b 도의 트랜지스터 130, 140, …, 167, 147은 제 2 도의 게이트 회로 7에 대응한다. 제 4a 도와 제 4b 도의 논리 게이트 150-157, 160-167, 21, 22, 24-26, 31, 32, 34, 36은 제 2 도의 일치 검출 회로 9에 대응한다. 더우기, 제 4a 도와 제 4b 도의 트랜지스터 170-177, 23, 33과 제 5 도의 게이트 신호 발생회로 G1과 G2는 제 2 도의 게이트 회로 8에 대응한다.
제 4a 도와 제 4b 도의 배열에서 각 게이트 신호는 데이타 출력의 다음 트리상태를 제공하기 위하여 대응 트랜지스터에 완전하게 인가된다.
(1) 게이트 신호 f0로 부터, 3비트 어드레스 축퇴를 기초로한 23비트 압축 데이타가 제공된다. 이 경우에 트랜지스터 23과 33은 "H"레벨의 게이트 신호 f0로 턴 온되고 23비트 압축 데이타 D(3)을 제공한다.
(2) 게이트 신호 e0-e3으로 부터, 21비트 압축 데이타(이후에는 DO(1)-D3(1)로 표시)는 "0", "1", "Z"방식에 따라 22번 연속적으로 제공된다. 이 경우에, 게이트 신호 e0-e3는 대응 트랜지스터 쌍 170과 171-176과 177에 순차적으로 턴 온 되도록 2비트의 어드레스 신호 ADD8과 ADD9에 따라 "H"레벨로 순차적으로 세트되어 2비트 압축 데이타DO(1), D1(1), D2(1)과 D3(1)을 순차적으로 출력한다.
(3) 게이트 신호 d0-d7로 부터, 23비트 데이타(이후에 D0-D7로 표현)는 데이타 압축이 없는 "0", "1", "Z"방식에 따라 한비트씩 제공된다. 이 경우에 게이트 신호 d0-d7은 대응 트랜지스터 쌍 130과 1唆13 14開순차적으로 턴 온 되도록 3비트의 어드레스 신호 ADD8-ADD10에 따라 "H"레벨로 순차적으로 세트되어 1비트 데이타 D0-D7을 순차적으로 출력한다.
다음, 제 2 도의 장치에 의한 테스트 동작은 제 7 도의 플루우챠트에 의거하여 설명될 것이다.
첫째, 단계 S1에서 모드 스위칭 회로 5는 테스트 모드를 세트한다. 다음 단계 S2에서 주변회로 3은 메모리 셀 어레이(M·C·A)1의 각 셀에서 인식 데이타를 써넣는다. 단계 S3에서 주변회로 3은 데이타가 읽혀지는 블록 어드레스 형식을 세트한다. 여기서, 블록 어드레스는 메모리 셀 어레이 1로 부터 데이타, 한 어드씩 읽어내기 위한 다수 비트의 어드레스부를 형성하고, 다수 비트의 어드레스를 형성하기 위하여 N비트 축퇴 어드레스로 결합된다.
S4단계에서, 주변회로 3은 세트 블록 어드레스에 대한 N비트 축퇴 어드레스에 기초한 2N비트 데이타(도면 제 3 도의 예에서 8비트)를 동시에 읽어낸다. S5단계에서 일치 검출회로 9는 읽어내기 데이타의 비트가 차레로 일치하거나 일치하지 않거나 간에 검출되고 검출결과를 입, 출력 단자 I/O에 제공된다. 만약 결과가 "일치"이면 흐름은 주변회로 3이 블록 어드레스를 변경하는(다음 블록 어드레스를 세트한다.) S6단계로 처리되고, 흐름은 S4단계로 되돌아 간다.
만약 S5단계에서 결과가 불일치이면, 흐름은 S7단계로 처리된다. S7단계에서, 게이트 제어회로 6과 게이트 회로 7은 2N비트 데이타를 예에서는 8비트를 입, 출력 단자 I/O로 한 비트씩 순차적으로 출력하는 기능을 한다. 결과적으로, "fail"비트의 어드레스는 검출될 수 있다(S8단계). 다음 S9단계에서, 주변회로 3은 현재 블록 어드레스가 마지막(YES)이건 (NO)건 간에 판단된다. 만약 판단결과가 "YES"이며, 흐름은 "END"로 가고 결과가 "NO"이면, 흐름은 위에 언급된 과정을 반복하기 위해 S6단계로 처리된다.
이런 방식에서, 본 발명의 테스트 방법에 따라, 비트의 (2N)비트 데이타는 테스트모드에서 메모리 셀 어레이로 부터 동시에 읽혀진다.
상호간에 데이타의 각각의 비트의 일치나 불일치는 판단되고 출력된다. 만약 결과가 불일치이면, 데이타의 각각의 비트는 한 비트씩 출력되고 각각의 비트가 "pass"비트이거나 "pail"비트이거나 간에 판단된다.
즉, 만약 2N비트 압축 데이타 테스트모드에서 "fail"비트이면 2N비트의 어느 비트가 "fail"인지 확실하게 검출하는 것은 불가능하고 고장해석은 정상모드 읽어내기와 비교되어 빠른 시간내에 완성된다.
게다가, 2N비트 데이타중 2M비트가 동시에 용장기능으로 대치될때, 2M비트의 어느 2L세트가 대치되어야 하는지를 알려주는 것이 가능하다. 이것은 용장셀을 효과적으로 사용하는데 매우 효과적이다.
제 8 도의 제 9 도는 테스트 모드에서 제 2 도의 장치의 타이밍을 동작하는 예를 도시한다.
제 8 도의 예에서, 위에서 설명된 출력 상태 1과 2는 함께 채용된다. 즉 11비트중 ADD0에서 ADD10까지의 어드레스 신호는 행 어드레스 스트로브 RASX의 하강 에지에서 래치된다. 그리고 난후, 열 어드레스 스트로브 신호 CASX의 하강 에지에서 23비트 압축 데이타 D(3)이 선택되고 8비트의 래치된 어드레스 신호 ADD0-ADD7까지에 따라 출력된다. 동시에, 두 비트의 어드레스 신호 ADD8과 ADD9에 따라 21비트 압축 데이타 D0(1) D1(1)에서 D3(1)까지는 열 어드레스 stobe 신호 CASX의 하강 에지에서 성공적으로 출력된다.
한편, 제 9 도의 예는 출력상태(1)을 채용하고 (3)은 위를 함께 설명된다. 즉, 11비트의 어드레스 신호 ADD0에서 ADD10까지는 행 신호 어드레스 스트로브 신호 RASX의 하강 에지에서 래치된다. 그리고 난후, 열 어드레스 스트로브 신호 CASX의 하강 에지에서 23비트 압축 데이타 D(3)는 선택되고 8비트의 래치된 신호 ADD0에서 ADD7까지에 따라 출력된다. 동시에, 3비트의 어드레스 신호 ADD8에서 ADD10까지에 따라 한 비트 데이타 D1에서 D7까지는 열 어드레스 스트로브 신호 CASX의 하강에지에서 성공적으로 출력된다.
이 경우에 각 신호의 동작 타이밍은 선택된 23비트 압축 데이타 D(3)이 각 비트가 서로 일치않는다는 가정에서의 표시이다. 만약 23비트 압축 데이타 D(3)의 비트가 서로 일치한다면 다음 23비트 압축 데이타는 선택되고 출력된다. (제 7 도의 단계S5(에, S6과 S4에 대응) 선택동작에 출력동작은 페이드된 23비트 압축 데이타가 출력될때 까지 반복된다.
그리고 난후, 1비트 데이타 D0-D7은 순차적으로 출력된다.(제 7 도의 단계 S7과 S8에 대응)
비록 본 발명이 한 실시예의 방법에 의해 설명되고 묘사될지라도 본 발명의 수정과 다른 실시예가 취지 또는 그 중요한 특징으로 부터 벗어남이 없이 기술분야에 숙련된 사람들에게 뚜렷하다.

Claims (15)

  1. 반도체 기억 장치에 있어서, 행렬로 배열되는 메모리 셀을 각각 갖는 다수의 메모리 블록(1-1 내지 1-8)으로 분할된 메모리 셀 어레이(1) ; 상기 다수의 메모리 블록으로 부터 1비트 데이타를 동시에 읽어내고, 상기 테스트 모드에서 상기 메모리 셀 어레이의 상기 메모리 셀의 각각에 인식 데이타를 써넣기 위한 외부 어드레스 신호(ADD)와 제어 신호(CS)에 응답하고, 상기 메모리 셀 어레이에 기능적으로 연결된 써넣기/읽어내기 제어회로(3) ; 상기 테스트 모드에서 상기 다수의 메모리 블록으로 부터 다수 비트의 읽어내기 데이타를 제공된 조건하에서 패싱하기 위하여 상기 메모리 셀 어레이에 기능적으로 연결된 게이트 회로(7) ; 상기 다수의 읽어내기 비트가 일치 또는 불일치를 검출하고, 그 검출 결과를 출력하고, 그 결과가 불일치일때 상기 다수 비트중 한 비트씩 순차적으로 출력되도록 게이트 회로를 제어하는 상기 메모리 셀 어레이, 써넣기/읽어내기 제어회로, 게이트 회로에 기능적으로 연결된 테스트 회로(6, 8, 9)로 이루어진 정상 모드와 테스트 모드를 지닌 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 다수의 메모리 블록수에 대응하는 다수쌍의 데이타 버스로 이루어지고, 상기 써넣기/읽어내기 제어회로(3)이 상기 어드레스 신호에 따른 상기 다수의 메모리 블록 각각에 하나의 메모리 셀을 선택하기 위한 디코딩 회로(52, 54), 상기 데이타 버스에 대응하는 상기 선택된 메모리 셀의 데이타를 전송하기 위한 다수의 열 게이트(550-557)이 포함되는 반도체 기억 장치.
  3. 제 2 항에 있어서, 상기 게이트 회로(7)가 상기 테스트 회로의 제어하에서 턴 온되는 상기 한쌍의 트랜지스터, 상기 한쌍의 데이타선, 상기 한쌍의 데이타 버스선 사이에 연결되는 다수쌍의 트랜지스터(130, 140, …, 137, 147)를 갖고, 외부단자(I/O)에 연결된 한쌍의 공통 데이타 선(DL, DLX)으로 이루어진 반도체 기억 장치.
  4. 제 3 항에 있어서, 상기 테스트 회로가 상기 한쌍의 트랜지스터 각각을 턴 온 시키기 위한 게이트 신호(d0-d7)를 순차적으로 발생시키는 첫번째 신호 발생 회로(G3, 6)로 이루어진 반도체 기억장치.
  5. 제 4 항에 있어서, 상기 테스트 회로가 상기 테스트 모드에서 서로 일치하는 다수쌍의 데이타 버스중 두쌍으로 2비트 데이타가 출력되는지 안되는지를 검출하기 위한 다수의 논리 게이트 ; 상기 한쌍의 데이타 버스선(DL, DLX)에 대하여 검출 결과를 전송하기 위한 다수쌍의 트랜지스터(170, 171; … ; 176, 177) ; 상기 다수쌍의 트랜지스터를 턴 온 시키기 위하여 게이트 신호(e0-e3)를 순차적으로 발생시키는 두번째 신호 발생회로(e2, 8)로 이루어진 반도체 기억 장치.
  6. 제 5 항에 있어서, 상기 테스트 회로가 서로 일치하는 상기 다수쌍의 데이타 버스에 다수 비트 출력의 데이타인지 아닌지를 상기 테스트 모드에서 검출하기 위한 회로(9) ; 상기 데이타 버스(DL, DLX)로 검출결과를 전송하기 위한 한쌍의 트랜지스터(23, 33) ; 상기 한쌍의 트랜지스터를 턴 온 시키기 위하여 게이트신호(f0)를 발생시키는 세번째 신호 발생 회로(G1, 8)로 이루어진 반도체 기억 장치.
  7. 제 6 항에 있어서, 상기 테스트 회로가 상기 제어 회로의 출력에 의해 따로 따로 구동되는 상기 첫번째, 두번째, 세번째 신호 발생회로, 제어 신호(WEX, CASX, RASX)와 어드레스 신호(ADD0-ADD10)에 따라 하나에서 다른 하나의 상기 테스트 모드와 정상 모드를 스위칭하기 위한 제어회로(C, 5)로 더 이루어진 반도체 기억 장치.
  8. 제 7 항에 있어서, 상기 첫번째, 두번째 신호 발생회로(G3, G2)가 상기 제어회로로 부터 활성화 신호에 응답하여 어드레스 정보(A2, A1)를 디코딩하기 위한 디코더(61, 71), 디코드된 정보와 열 어드레스 스트로브 신호(CASX)에 응답하여 상기 게이트 신호(d0-d7, e0-e3)를 발생시키는 회로(62, 72)로 이루어진 반도체 기억 장치.
  9. 반도체 기억 장치에 있어서, 매트릭스로 배열된 메로시 셀을 갖는 2N 메모리 블록(1-1 내지 1-8)으로 분할된 메모리 셀 어레이(1) ; 상기 2N 메모리 블록에서 2N비트중 2M비트 데이타를 동시에 치환하고 위한 용장수단(2, 4)(여기서 2N〉2M) ; 상기 2N 메모리 블록의 각각으로 부터 1비트의 데이타를 동시에 읽어내고 테스트 모드에서 상기 메모리 셀 어레이의 상기 메모리 셀의 각각에 인식 데이타를 써넣기 위하여 외부 어드레스 신호(ADD)와 제어 신호(CS)에 응답하고, 상기 메모리 셀 어레이에 기능적으로 연결된 써넣기/읽어내기 제어 회로(3) ; 상기 테이스트 모드에서 상기 2N 메모리 블록으로 부터 2N 비트 데이타 읽어내기를 주어진 조건하에서 패싱하기 위하여 상기 메모리 셀 어레이에 기능적으로 연결된 게이트 회로(7) ; 2N비트의 상기 읽어내기 데이타의 일치 또는 불일치를 검출하고, 검출 결과를 출력하고, 그 결과가 불일치일때 한 비트씩 2N비트의 상기 데이타를 순차적으로 제어하기 위하여 상기 메모리 셀 어레이, 써넣기/읽어내기 제어 회로와 게이트 회로에 기능적으로 연결되는 테스트 회로(6, 8, 9)로 이루어진 정상 모드와 테스트 모드를 갖는 반도체 기억 장치.
  10. 제 9 항에 있어서, 상기 테스트 회로가 2M비트 압축 데이타를 형성하기 위하여 2M비트의 상기 데이트를 압축하고, 제공된 제어 신호(e0-E3)에 응답하여 2L번 2M비트 압축 데이타를 연속적으로 출력하기 위한 수단으로 이루어진 반도체 기억 장치.
  11. 반도체 기억 장치에 있어서, 행렬로 배열된 메모리 셀을 갖는 다수의 메모리 블록(1-1 내지 1-8)으로 분할된 메모리 셀 어레이(1) ; 상기 테스트 모드에서 상기 메모리 셀 어레이의 상기 메모리 셀의 각각에 인식 데이트를 출력하고 상기 다수 메모리 블록의 각각으로 부터 1비트의 데이타를 동시에 읽어내기 위하여 외부 어드레스 신호(ADD)와 제어신호(CS)에 응답하고, 상기 메모리 셀 어레이에 기능적으로 연결된 써넣기/읽어내기 제어 신호(3) ; 상기 테스트 모드에서 상기 다수의 메모리 블록으로 부터 다수 비트의 데이타 읽어내기를 주어진 조건하에서 패싱하기 위하여 상기 메모리 셀 어레이에 기능적으로 연결된 게이트 회로(7) ; 상기 동시에 다수의 읽어내기 비트가 일치 또는 불일치를 검출하고, 단일 단자에 검출 결과를 검출하고, 테스트 모드시 상기 단일 단자에 한 비트씩 상기 다수 비트를 순차적으로 출력하기 위한 상기 게이트 회로를 제어하기 위하여 상기 메모리 셀 어레이, 써넣기/읽어내기 제어회로, 게이트 회로에 기능적으로 연결된 테스트 회로(6, 8, 9)로 이루어진 정상 모드에 테스트 모드를 갖는 반도체 기억 장치.
  12. 상기 다수의 메모리 블록의 상기 메모리 셀의 각각에 인식 데이타 써넣기 ; 상기 다수의 메모리 블록의 각각으로 부터 1비트의 데이타를 동시에 읽어내기 ; 다수의 상기 동시에 읽어내기 데이타의 일치 또는 불일치를 검출하고 검출결과를 출력 ; 검출 결과를 불일치일때 한 비트식 상기 다수 비트를 순차적으로 출력하여 "fail"비트의 어드레스를 검출하는 단계로 이루어진 행렬로 배열된 메모리 셀을 갖는 다수의 메모리 블록(1-1 내지 1-8)을 포함하는 반도체 기억 장치를 테스트하는 방법.
  13. 제 12 항에 있어서, 한 비트씩 상기 다수 비트를 순차적으로 출력시키는 상기 단계 어드레스 정보(A2)의 비트를 순차적으로 변경시키므로써 실행되는 반도체 기억 장치를 테스트하는 방법.
  14. 제 12 항에 있어서, 한 비트씩 상기 다수 비트를 순차적으로 출력시키는 상기 단계가 열 어드레스 스트로브 신호(CASX)의 로직 레벨을 순차적으로 변경 시키므로써 실행되는 반도체 기억 장치를 테스트하는 방법.
  15. 용장 치환이 실행되는 상기 다수의 메모리 블록의 상기 메모리 셀 각각에 인식 데이타 써넣기 ; 상기 다수의 메모리 블록의 각각으로 부터 1비트 데이타를 동시에 읽어내기 ; 상기 동시에 읽어내기 비트의 일치 또는 불일치를 검출하고 검출결과를 출력 ; 검출 결과가 불일치일때 한 비트씩 상기 읽어내기 비트를 순차적으로 출력하여 "fail"비트의 어드레스를 검출하는 단계로 이루어진 상기 다수의 메모리 블록의 부분에 데이타를 동시에 이루어진 상기 다수의 메모리 블록의 부분에 데이타를 동시에 치환하기 위한 용장수단(2, 4)와 매트릭스로 배열된 메모리 셀을 갖는 다수의 메모리 블록(1-1 내지 1-8)을 포함하는 반도체 기억 장치를 테스트하는 방법.
KR1019900010074A 1989-07-04 1990-07-04 빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법 KR930009543B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP1-171283 1989-07-04
JP89-171283 1989-07-04
JP1171283A JP2780354B2 (ja) 1989-07-04 1989-07-04 半導体メモリ装置

Publications (2)

Publication Number Publication Date
KR910003679A KR910003679A (ko) 1991-02-28
KR930009543B1 true KR930009543B1 (ko) 1993-10-06

Family

ID=15920453

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900010074A KR930009543B1 (ko) 1989-07-04 1990-07-04 빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법

Country Status (5)

Country Link
US (1) US5148398A (ko)
EP (1) EP0407173B1 (ko)
JP (1) JP2780354B2 (ko)
KR (1) KR930009543B1 (ko)
DE (1) DE69022310T2 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4028819A1 (de) * 1990-09-11 1992-03-12 Siemens Ag Schaltungsanordnung zum testen eines halbleiterspeichers mittels paralleltests mit verschiedenen testbitmustern
JP2863012B2 (ja) * 1990-12-18 1999-03-03 三菱電機株式会社 半導体記憶装置
JP2957284B2 (ja) * 1990-12-22 1999-10-04 富士通株式会社 半導体回路
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5361227A (en) 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
KR950000305Y1 (ko) * 1991-12-23 1995-01-16 금성일렉트론 주식회사 메모리 장치의 테스트 모드회로
JPH05210998A (ja) * 1992-01-30 1993-08-20 Nec Corp 半導体メモリ装置
US5216672A (en) * 1992-04-24 1993-06-01 Digital Equipment Corporation Parallel diagnostic mode for testing computer memory
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置
US5327382A (en) * 1992-09-09 1994-07-05 Katsunori Seno Method of testing redundant memory cells
JP2768175B2 (ja) * 1992-10-26 1998-06-25 日本電気株式会社 半導体メモリ
KR960002016B1 (ko) * 1993-02-15 1996-02-09 금성일렉트론주식회사 반도체 기억소자의 테스트 모드회로
JPH06275100A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 半導体記憶装置
JPH0877797A (ja) * 1994-09-01 1996-03-22 Fujitsu Ltd 半導体記憶装置
JP3603440B2 (ja) * 1996-01-12 2004-12-22 富士通株式会社 半導体記憶装置
US5959911A (en) * 1997-09-29 1999-09-28 Siemens Aktiengesellschaft Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices
US6058056A (en) * 1998-04-30 2000-05-02 Micron Technology, Inc. Data compression circuit and method for testing memory devices
US6295618B1 (en) * 1998-08-25 2001-09-25 Micron Technology, Inc. Method and apparatus for data compression in memory devices
JP2001243795A (ja) * 1999-12-24 2001-09-07 Nec Corp 半導体記憶装置
JP4057756B2 (ja) * 2000-03-01 2008-03-05 松下電器産業株式会社 半導体集積回路
US6421794B1 (en) 2000-03-09 2002-07-16 John T. Chen Method and apparatus for diagnosing memory using self-testing circuits
JP4582091B2 (ja) 2004-04-13 2010-11-17 ダイキン工業株式会社 クロロトリフルオロエチレン共重合体
US7339841B2 (en) * 2005-09-16 2008-03-04 Infineon Technologies Ag Test mode method and apparatus for internal memory timing signals
JP5181698B2 (ja) 2008-01-30 2013-04-10 富士通セミコンダクター株式会社 半導体メモリおよび半導体メモリの製造方法
JP5131348B2 (ja) 2008-03-19 2013-01-30 富士通セミコンダクター株式会社 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法
JP2012022750A (ja) * 2010-07-15 2012-02-02 Lapis Semiconductor Co Ltd 半導体メモリのテスト回路
GB2498980A (en) * 2012-02-01 2013-08-07 Inside Secure Device and method to perform a parallel memory test

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57105897A (en) * 1980-12-23 1982-07-01 Fujitsu Ltd Semiconductor storage device
US4686456A (en) * 1985-06-18 1987-08-11 Kabushiki Kaisha Toshiba Memory test circuit
JP2523586B2 (ja) * 1987-02-27 1996-08-14 株式会社日立製作所 半導体記憶装置
JPS63257999A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
JPS6473600A (en) * 1987-09-16 1989-03-17 Hitachi Ltd Semiconductor memory device
JP2805853B2 (ja) * 1989-06-26 1998-09-30 日本電気株式会社 半導体メモリ

Also Published As

Publication number Publication date
JPH0337900A (ja) 1991-02-19
DE69022310D1 (de) 1995-10-19
US5148398A (en) 1992-09-15
KR910003679A (ko) 1991-02-28
JP2780354B2 (ja) 1998-07-30
EP0407173B1 (en) 1995-09-13
DE69022310T2 (de) 1996-02-22
EP0407173A3 (en) 1992-01-08
EP0407173A2 (en) 1991-01-09

Similar Documents

Publication Publication Date Title
KR930009543B1 (ko) 빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법
US5761213A (en) Method and apparatus to determine erroneous value in memory cells using data compression
US6421789B1 (en) Synchronous semiconductor memory device capable of reducing test cost and method of testing the same
JP3293935B2 (ja) 並列ビットテストモード内蔵半導体メモリ
JP2717712B2 (ja) 半導体記憶装置
KR900004886B1 (ko) 메모리 테스트회로
US7286419B2 (en) Semiconductor memory device outputting identifying and roll call information
US4862416A (en) Semiconductor memory device with redundant memory cell
JPH06267298A (ja) 並列ビットテストモード内蔵半導体メモリ
JPH0451919B2 (ko)
US5339277A (en) Address buffer
JP2921505B2 (ja) 半導体記憶装置
JP2669303B2 (ja) ビットエラー訂正機能付き半導体メモリ
KR100392674B1 (ko) 반도체 메모리
JPH0877797A (ja) 半導体記憶装置
KR940011428B1 (ko) 반도체 기억장치의 테스트 회로
US20030095438A1 (en) Nonvolatile semiconductor memory device having function of determining good sector
US5444661A (en) Semiconductor memory device having test circuit
JPS61222097A (ja) ビツトライン相互配置型ｒｏｍ
EP0640917B1 (en) Roll call circuit for semi-conductor memory
JP4125448B2 (ja) 半導体メモリ装置
US20020036938A1 (en) Semiconductor memory device that is tested even with fewer test pins
JPH0589700A (ja) 高速並列テストの機構
KR980011518A (ko) 용장 메모리 셀 어레이 및 직렬 액세스 어드레스가 있는 반도체 장치
US5781484A (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030924

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee