JPS58194430A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
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- JPS58194430A JPS58194430A JP57076180A JP7618082A JPS58194430A JP S58194430 A JPS58194430 A JP S58194430A JP 57076180 A JP57076180 A JP 57076180A JP 7618082 A JP7618082 A JP 7618082A JP S58194430 A JPS58194430 A JP S58194430A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はインターフェース回路、特にＪ！４楡キャリア
型半導体装置も自由にワイヤードＯＲ接続可能なインタ
ーフェース回路に関する。
型半導体装置も自由にワイヤードＯＲ接続可能なインタ
ーフェース回路に関する。
最近におけるエレクトロニクスの発展に従いその応用分
野が急速に広まるとともに回路の多様化に対する請求が
激しくなっている。これに伴い従来は例えばＮチャネル
型集積回路なら同極のＮチャネル型集積回路と接続させ
るだけで良かったものが、場合によシ異種のＰチャネル
型集積回路とも自由に接続させうろことが必要になって
きている。ところでこの異極キャリア型集積回路を自由
に接続させるということは必ずしも容易ではない。
野が急速に広まるとともに回路の多様化に対する請求が
激しくなっている。これに伴い従来は例えばＮチャネル
型集積回路なら同極のＮチャネル型集積回路と接続させ
るだけで良かったものが、場合によシ異種のＰチャネル
型集積回路とも自由に接続させうろことが必要になって
きている。ところでこの異極キャリア型集積回路を自由
に接続させるということは必ずしも容易ではない。
特にマイクロプロセ、すとメモリ間のデータのや９とシ
の場合などに必要なワイヤードＯＲ接続を十分な性能を
保持した状態で行うことは未だ実現されていない。
の場合などに必要なワイヤードＯＲ接続を十分な性能を
保持した状態で行うことは未だ実現されていない。
第１図及び第２図はこの問題を説明するだめの回路図で
Ｘ理値表も併せ示しである。
Ｘ理値表も併せ示しである。
第１図はＮチャネル型電界効果トランジスタ（以下Ｎｃ
ｈ−１’ＥＴという）Ｑ、（例えばマイクロプロセッサ
の出力用ＦＢＴに相当）と−」じＮｃｈ−ＦＥＴ Ｑ。
ｈ−１’ＥＴという）Ｑ、（例えばマイクロプロセッサ
の出力用ＦＢＴに相当）と−」じＮｃｈ−ＦＥＴ Ｑ。
（例えばメモリの出力用Ｆ Ｅ Ｔに相当）がワイヤー
ドＯＲ＠続された場合である。ここでＲ３はプルアップ
抵抗、１．２Ｆｉそれぞれの出力端子（ドレインに相当
）、−はワイヤードＯＲ出力節点である。この回路での
データのやりとりはＱｌからＱ、へのときＦｉＱｔがオ
ープン状態ｓ ＱｔからＱ、のときはＱ。
ドＯＲ＠続された場合である。ここでＲ３はプルアップ
抵抗、１．２Ｆｉそれぞれの出力端子（ドレインに相当
）、−はワイヤードＯＲ出力節点である。この回路での
データのやりとりはＱｌからＱ、へのときＦｉＱｔがオ
ープン状態ｓ ＱｔからＱ、のときはＱ。
がオープン状態で行われるので、真理値表に示すように
両人カデータＤ、、Ｄ、と吃に１０１のとき節点θはＪ
ＺＪｆのとき節点θは１０１となり正しいデータのやり
とりが行われる。
両人カデータＤ、、Ｄ、と吃に１０１のとき節点θはＪ
ＺＪｆのとき節点θは１０１となり正しいデータのやり
とりが行われる。
第２図ｔｄ Ｎｃ ｈ−ＦＥＴ Ｑ、とＰｃｈ−ＦＥＴ
Ｑ、’とがワイヤードＯＲ接続嘔れた場合である。２′
はＱ、′の出力端子（ドレインに相当）である。この回
路で １１のデータのやりと９は真理値表に示
すように、ＱＩからＱ、へは正しく行われる。一方Ｑ、
からＱ、へはり、にかかわらず常に＠１”となりデータ
は正しく転送されないことになる。
Ｑ、’とがワイヤードＯＲ接続嘔れた場合である。２′
はＱ、′の出力端子（ドレインに相当）である。この回
路で １１のデータのやりと９は真理値表に示
すように、ＱＩからＱ、へは正しく行われる。一方Ｑ、
からＱ、へはり、にかかわらず常に＠１”となりデータ
は正しく転送されないことになる。
この対策として、２′と接地間にＱ、／のためのプルダ
ウン抵抗を挿入することが行われているが、この場合回
路の論理動作範囲はＱ、とＱｔ’のしきい値電圧の差と
なってしまうので動作が不安定となる。
ウン抵抗を挿入することが行われているが、この場合回
路の論理動作範囲はＱ、とＱｔ’のしきい値電圧の差と
なってしまうので動作が不安定となる。
本発明の目的はこれらの問題点を解決することにより、
同種キャリヤ型半導体装置はもちろん異種キャリヤ型半
導体装置と本自由にワイヤードＯＲ接続ができ、かつ十
分な動作特性を保持するところのインターフェース回路
を提供することにある。
同種キャリヤ型半導体装置はもちろん異種キャリヤ型半
導体装置と本自由にワイヤードＯＲ接続ができ、かつ十
分な動作特性を保持するところのインターフェース回路
を提供することにある。
本発明の回路は、一つのＦＥＴと一つの排他的論理和回
路（以下Ｂｘ−ＯＲ回路という）あるいは非排他的論理
和回路（以下Ｉｘ−ＯＲ回路という）とを有し、前記Ｆ
ＥＴのゲートは前記Ｅｘ−ＯＲ回路あるいはＩｘ−ＯＲ
回路の出力に接続し、前記Ｅｘ−ＯＲ回路あるいはＩｘ
−ＯＲ回路のいずれか一方の入力は前記ＦＥＴのソース
あるいはドレインに接続し制御入力端子とし、他方の入
力はデータ入力端子とし、前記電界効果トランジスタの
ドレインあるいはソースをデータ出力端子としたことか
らなっている。
路（以下Ｂｘ−ＯＲ回路という）あるいは非排他的論理
和回路（以下Ｉｘ−ＯＲ回路という）とを有し、前記Ｆ
ＥＴのゲートは前記Ｅｘ−ＯＲ回路あるいはＩｘ−ＯＲ
回路の出力に接続し、前記Ｅｘ−ＯＲ回路あるいはＩｘ
−ＯＲ回路のいずれか一方の入力は前記ＦＥＴのソース
あるいはドレインに接続し制御入力端子とし、他方の入
力はデータ入力端子とし、前記電界効果トランジスタの
ドレインあるいはソースをデータ出力端子としたことか
らなっている。
又本発明の回路は、一つの横型バイポーラトランジスタ
と一つのＥｘ−ＯＲ回路あるいはＩｘ−ＯＲ回路とを有
し、前記横型バイポーラトランジスタのペースは前記Ｅ
ｘ−ＯＲ回路あるいはＩｘ−ＯＲ回路の出力に接続し、
前記Ｅｘ−ＯＲ回路あるいは１ｘ−ＯＲ回路のいずれか
一方の入力は前記横型バイポーラトランジスタのエイ、
りあるいはコレクタに接続し制御入力端子とし、他方の
入力はデータ入力端子とし、前記横型バイポーラトラン
ジスタのコレクタあるいはエイ、りをデータ出力端子と
したことからなっている。
と一つのＥｘ−ＯＲ回路あるいはＩｘ−ＯＲ回路とを有
し、前記横型バイポーラトランジスタのペースは前記Ｅ
ｘ−ＯＲ回路あるいはＩｘ−ＯＲ回路の出力に接続し、
前記Ｅｘ−ＯＲ回路あるいは１ｘ−ＯＲ回路のいずれか
一方の入力は前記横型バイポーラトランジスタのエイ、
りあるいはコレクタに接続し制御入力端子とし、他方の
入力はデータ入力端子とし、前記横型バイポーラトラン
ジスタのコレクタあるいはエイ、りをデータ出力端子と
したことからなっている。
以下本発明について図面を参照し詳細に説明する。
第３図及び第４図は本発明の第１の実施例の（ロ）路を
用いた応用回路とその真理値表を示したものである。こ
こで１１は実施例のインターフェース回路（以下ＩＦＣ
という）で、Ｎｃ ｈ−ＦＦｉＴ Ｑ、とＦｉｘ−ＯＲ
回路１２とを有し、ＦＦｆＴＱ、のゲートはＥｘ−ＯＲ
回路１２の出力に接続され、Ｅｘ−０几回路１２の一方
の入力はＦＥＴＱ４のソースと接続されて制御入力端子
１４を形成し、他方の入力はデータ入力端子１５を形成
し、ＦＥＴ、Ｑ４のドレインはデータ出力端子１３を形
成している。そして第３図はＮｃｈ−ＦＥＴＱ、と、第
４図はＰｃｈ−ＦＥＴＱ。
用いた応用回路とその真理値表を示したものである。こ
こで１１は実施例のインターフェース回路（以下ＩＦＣ
という）で、Ｎｃ ｈ−ＦＦｉＴ Ｑ、とＦｉｘ−ＯＲ
回路１２とを有し、ＦＦｆＴＱ、のゲートはＥｘ−ＯＲ
回路１２の出力に接続され、Ｅｘ−０几回路１２の一方
の入力はＦＥＴＱ４のソースと接続されて制御入力端子
１４を形成し、他方の入力はデータ入力端子１５を形成
し、ＦＥＴ、Ｑ４のドレインはデータ出力端子１３を形
成している。そして第３図はＮｃｈ−ＦＥＴＱ、と、第
４図はＰｃｈ−ＦＥＴＱ。
とのワイヤードＯＲ接続を示したものである。なお鳥は
ブルア、プ抵抗、 Ｒ，はプルダウン抵抗、１６．１７
はそれぞれＦｇＴＱｓ、Ｑａの出力端子（ドレインに相
当）である。
ブルア、プ抵抗、 Ｒ，はプルダウン抵抗、１６．１７
はそれぞれＦｇＴＱｓ、Ｑａの出力端子（ドレインに相
当）である。
まず第３図の回路についての動作を説明する。
データをＦＨＴＱ、からＩＦＣＩＩへ送る場合はＦＢＴ
Ｑ、がオープン状態で送くられるので問題ないのでＩ
ＦＣＩＩからＦ”ＥＴＱ、へ送る場合についてのみ考え
ることＫする。（以下の回路の場合本同様）。データ人
力りがＩＯ＃のときは制御入力端子１４が接地されて１
０１に保持されているためＥｘ−ＯＲ回路１２の出力節
点ａは−０１となりＦＥＴＱ、はオフとなるのでワイヤ
ードＯＲの出力節点θは１１”となり、データ人力りが
１１′のときは点ａはＩＩＩとなｆｉＦ’ＥＴＱ４はオ
ンとなるので節点０は°０°となり正しくデータが♂五
ることになる。
Ｑ、がオープン状態で送くられるので問題ないのでＩ
ＦＣＩＩからＦ”ＥＴＱ、へ送る場合についてのみ考え
ることＫする。（以下の回路の場合本同様）。データ人
力りがＩＯ＃のときは制御入力端子１４が接地されて１
０１に保持されているためＥｘ−ＯＲ回路１２の出力節
点ａは−０１となりＦＥＴＱ、はオフとなるのでワイヤ
ードＯＲの出力節点θは１１”となり、データ人力りが
１１′のときは点ａはＩＩＩとなｆｉＦ’ＥＴＱ４はオ
ンとなるので節点０は°０°となり正しくデータが♂五
ることになる。
次に、第４図においてはＦＥＴＱ、がＰｃｂ型であるた
めにソースを接地してドレインに一■を印加し、これに
伴いＥｘ−ＯＲ回路１２の電源電圧も−Ｖとしである。
めにソースを接地してドレインに一■を印加し、これに
伴いＥｘ−ＯＲ回路１２の電源電圧も−Ｖとしである。
この場合Ｆ ｈｉ Ｔ Ｑ、はＮｃｈ型であるにもかか
わらずドレインがソースに対して低電位になってしまう
ことになる。しかしながらＦｎＴの場合にはドレインと
ソースは対称的に構成されているのでドレインとソース
と入れ替えても変りなく動作する。データ人力りが１０
＠のときは制御入力端子１４が１１１に保持されている
ので節点ａは１１”となシ節点θは１１ｍとなり、デー
タ入力りが８１１のときは節点ａは＠ｏ６となり節点θ
は“０”となり、ａｉａ図のＮｃｈ−ＦＥＴの場合と同
様に正しくデータが送られることになる。
！ｉ□ただしこの場合ＦｇＴＱ、を逆接続の形で
用いることになるので、論理振幅がＦＨＴ Ｑ、のしき
い値電圧ＶＴだけ小さくなる。従ってこれを防止するた
めにはＥｘ−ＯＲ回路１２を駆動する電源電圧あるいは
データの入力電圧を制御入力端子電圧よシも７１以上高
くしてやれば良い。
わらずドレインがソースに対して低電位になってしまう
ことになる。しかしながらＦｎＴの場合にはドレインと
ソースは対称的に構成されているのでドレインとソース
と入れ替えても変りなく動作する。データ人力りが１０
＠のときは制御入力端子１４が１１１に保持されている
ので節点ａは１１”となシ節点θは１１ｍとなり、デー
タ入力りが８１１のときは節点ａは＠ｏ６となり節点θ
は“０”となり、ａｉａ図のＮｃｈ−ＦＥＴの場合と同
様に正しくデータが送られることになる。
！ｉ□ただしこの場合ＦｇＴＱ、を逆接続の形で
用いることになるので、論理振幅がＦＨＴ Ｑ、のしき
い値電圧ＶＴだけ小さくなる。従ってこれを防止するた
めにはＥｘ−ＯＲ回路１２を駆動する電源電圧あるいは
データの入力電圧を制御入力端子電圧よシも７１以上高
くしてやれば良い。
第５図及び第６図は本発明の第２の実施例の回−路を用
いた応用回路とその真理値表を示したものである。この
実施例が第１の実施例と異る点は。
いた応用回路とその真理値表を示したものである。この
実施例が第１の実施例と異る点は。
Ｉ Ｆ ＣＫ Ｎｃ ｈ−ＦＥＴの代りにＰｃｈ−ＦＩ
Ｔを用いたことである。すなわちＩＦＣ２１はＰｃｈ−
ＦＥＴＱ。
Ｔを用いたことである。すなわちＩＦＣ２１はＰｃｈ−
ＦＥＴＱ。
とＥｘ−ＯＲ回路２２からなシ接続は前と同じである。
ここで２３は制御入力端子、２４は出力端子、２５祉反
転データ入力端子である。そして第５図はＩＦＣ２１と
同種のＰｃｈ−ＦＦｉＴＱｓとの、第６図は異種のＮｃ
ｈ−ＦＥＴＱ、とのワイヤードＯＲ接続を示し九本ので
ある。そして、いずれの場合もＩＦＣの制御入力端子２
４は接地されている。なおＲ４゜凡、はそれぞれプルダ
ウン、プルアップ抵抗であシ。
転データ入力端子である。そして第５図はＩＦＣ２１と
同種のＰｃｈ−ＦＦｉＴＱｓとの、第６図は異種のＮｃ
ｈ−ＦＥＴＱ、とのワイヤードＯＲ接続を示し九本ので
ある。そして、いずれの場合もＩＦＣの制御入力端子２
４は接地されている。なおＲ４゜凡、はそれぞれプルダ
ウン、プルアップ抵抗であシ。
２６．２７はそれぞれＦＥＴＱｅ−Ｑａの出力端子であ
る。
る。
第５図の場合には、反転データ人力Ｔが”０−のとき節
点ａは８１１となるので節点θはｓｌｓとなり、Ｄが１
１“のとき節点ａは１０１となるので節点θＦｉＩ Ｏ
＠となる。すなわちＩＦＣ２１の入力に反転データＤを
与えることにより正しいデータを送ることができる。次
に第６図の回路では。
点ａは８１１となるので節点θはｓｌｓとなり、Ｄが１
１“のとき節点ａは１０１となるので節点θＦｉＩ Ｏ
＠となる。すなわちＩＦＣ２１の入力に反転データＤを
与えることにより正しいデータを送ることができる。次
に第６図の回路では。
反転データ人力りが１０１のとき節点ａはＩｏｌとなる
ので節点Ｉ Ｆｉ＠ ｏ ｗとなり、Ｄが１１のとき節
点ａは１１１となるので節点θはＩｌｌとなり、第５図
のＰｃｂ−ＦＥＴの場合と同様にデータを正しく送るこ
とができる。ただし第６図の回路の場合ＦＥＴＱ、を逆
接続の形で用いる形になるので論理振幅がＦＥＴＱ、の
しきい＠に電圧ｖＴ′だけ小さくなる。従ってこれを防
止するだめにはＥｘ−ＯＲ回路２２を駆動する電源電圧
あるいはデータ入力電圧の絶対値を制御入力端子電圧の
絶対値よりもｌ ＶＴ’ １以上高くしてやればよい。
ので節点Ｉ Ｆｉ＠ ｏ ｗとなり、Ｄが１１のとき節
点ａは１１１となるので節点θはＩｌｌとなり、第５図
のＰｃｂ−ＦＥＴの場合と同様にデータを正しく送るこ
とができる。ただし第６図の回路の場合ＦＥＴＱ、を逆
接続の形で用いる形になるので論理振幅がＦＥＴＱ、の
しきい＠に電圧ｖＴ′だけ小さくなる。従ってこれを防
止するだめにはＥｘ−ＯＲ回路２２を駆動する電源電圧
あるいはデータ入力電圧の絶対値を制御入力端子電圧の
絶対値よりもｌ ＶＴ’ １以上高くしてやればよい。
以上の実施例においては、Ｅｘ−ＯＲ回路と組合せるＦ
ＩＴのドレインをＩＦＣの出力端子、ソースを制御入力
端子としたが、これはソースを出力端子、ドレインを制
御入力端子としても、これまでの説明から明らかなよう
に本発明のＩＦＣとして動作することが分る。
ＩＴのドレインをＩＦＣの出力端子、ソースを制御入力
端子としたが、これはソースを出力端子、ドレインを制
御入力端子としても、これまでの説明から明らかなよう
に本発明のＩＦＣとして動作することが分る。
又、Ｅｘ−ＯＲ回路の代りにＩｘ−ＯＲ回路を用いても
論理の双対性から言って本発明のＩＦＣとして動作する
ことが明らかである。この場合Ｅｘ−ＯＲ回路の場合と
はデータが反転するので、Ｎｃｈ−ＦＢＴと組合せた場
合は反転データＤを入力し、Ｐｃｈ−ＦＥＴと組合せた
場合は非反転データＤを入力してやれば良い。
論理の双対性から言って本発明のＩＦＣとして動作する
ことが明らかである。この場合Ｅｘ−ＯＲ回路の場合と
はデータが反転するので、Ｎｃｈ−ＦＢＴと組合せた場
合は反転データＤを入力し、Ｐｃｈ−ＦＥＴと組合せた
場合は非反転データＤを入力してやれば良い。
又、これまで説明に用いた図ではＦＥＴとしてはエンハ
ンスメント絶縁ゲート型を示しであるが、本発明のＩＦ
Ｃは例もこれに限定されるものではなく、接合型あるい
はデプレション型など他のＦＥＴ全般に適用できること
は言うまでもない。
ンスメント絶縁ゲート型を示しであるが、本発明のＩＦ
Ｃは例もこれに限定されるものではなく、接合型あるい
はデプレション型など他のＦＥＴ全般に適用できること
は言うまでもない。
第７図及び第８図は本発明の第３の実施例の回路を用い
た応用回路とその真理値表を示した吃のである。この実
施例のＩＦＣは前述のＦＥＴの代りに横型バイポーラト
ランジスタ（以下Ｈ型−Ｔｒという）を用いたものでバ
イポーラトランジスタ回路用である。この実施例のＩＦ
Ｃ３１は、Ｈｌｌｌｌ−ＮＰＮ Ｔｒ Ｔｒ、とＥｘ−
ＯＲ回路３２からなり、Ｔｒ、のベースはＥｘ−ＯＲ回
路３２の出力に接続されｓ ｂＸ−ＯＲ回路３２の一方
の入力はＩｌｌ 、、のエミッタと接続されて制御入力
端子３３を形成し、他方の入力はデータ入力端子３５を
形成し、Ｔｒ、のコレクタはデータ出力端子３４を形成
している。
た応用回路とその真理値表を示した吃のである。この実
施例のＩＦＣは前述のＦＥＴの代りに横型バイポーラト
ランジスタ（以下Ｈ型−Ｔｒという）を用いたものでバ
イポーラトランジスタ回路用である。この実施例のＩＦ
Ｃ３１は、Ｈｌｌｌｌ−ＮＰＮ Ｔｒ Ｔｒ、とＥｘ−
ＯＲ回路３２からなり、Ｔｒ、のベースはＥｘ−ＯＲ回
路３２の出力に接続されｓ ｂＸ−ＯＲ回路３２の一方
の入力はＩｌｌ 、、のエミッタと接続されて制御入力
端子３３を形成し、他方の入力はデータ入力端子３５を
形成し、Ｔｒ、のコレクタはデータ出力端子３４を形成
している。
第７図はこのＩＦＣ３１とＮＰＮ型’ｆ’ｒＴｒ、との
ワイヤードＯＲ接続した場合を示した本ので、３６ｉｊ
Ｔｒ１の出力端子、Ｒ１はプルアップ抵抗であり、制御
入力端子３３Ｆｉ接地されている。データ入力りがＩＱ
Ｉのとき節点ａは１０“従って節点θは１１１となり、
Ｄが“１１のとき節点ａは°Ｉ′従って節点θは＠０＠
となり正しくデータが送られる。
ワイヤードＯＲ接続した場合を示した本ので、３６ｉｊ
Ｔｒ１の出力端子、Ｒ１はプルアップ抵抗であり、制御
入力端子３３Ｆｉ接地されている。データ入力りがＩＱ
Ｉのとき節点ａは１０“従って節点θは１１１となり、
Ｄが“１１のとき節点ａは°Ｉ′従って節点θは＠０＠
となり正しくデータが送られる。
第８図はＩＦＣ３１とＰＮＰ型ＴｒＴｒ、とノワイヤー
ド０凡接続を示したもので、３７ｒ１′、Ｔｒ、の出力
端子、鴫はプルダウン抵抗であり、制御入力端子３３は
前と同様に接地されている。すなわちＴｒ、
！１は本来のエミ、りがコレクタ、コレクタがエミッ
タとして動作する逆接続の形になる。前述のようにＦＥ
Ｔではこのことは対称性のために問題とならなかったけ
れども、通常の縦型のノ（イボーラトンジスタでは逆β
（エミ、り接地における逆方向電流増幅率）が非常に小
さいので使用することができない。しかしながらこの実
施例においては逆βの可成シ太きいところのＨｒＩ！−
Ｔｒを用いているので必要な論理動作を行わせることが
できる。すなわちデータ人力りが１０１のとき節点ａは
Ｊｌ従って節点０は１１雷となり、Ｄが＠１１のとき節
点ａは１０１従って節点θはＩＱＩとな９第７図の場合
と同様にデータが正しく送られることになる。ただしこ
の場合論理振幅はＴｒ、の逆接続動作時の実効的ベース
・エミ、り順電圧ＶＢＥ（実際にはベース・コレクタ接
合の順電圧となる）分だけ小さくなるので、これを防止
するためにはＥｘ−ＯＲ回路３２を駆動する電源電圧あ
るいはデータの入力電圧の絶対値を制御入力端子電圧の
絶対値よりもＶＨＣ以上高くしてやれば良い。
ド０凡接続を示したもので、３７ｒ１′、Ｔｒ、の出力
端子、鴫はプルダウン抵抗であり、制御入力端子３３は
前と同様に接地されている。すなわちＴｒ、
！１は本来のエミ、りがコレクタ、コレクタがエミッ
タとして動作する逆接続の形になる。前述のようにＦＥ
Ｔではこのことは対称性のために問題とならなかったけ
れども、通常の縦型のノ（イボーラトンジスタでは逆β
（エミ、り接地における逆方向電流増幅率）が非常に小
さいので使用することができない。しかしながらこの実
施例においては逆βの可成シ太きいところのＨｒＩ！−
Ｔｒを用いているので必要な論理動作を行わせることが
できる。すなわちデータ人力りが１０１のとき節点ａは
Ｊｌ従って節点０は１１雷となり、Ｄが＠１１のとき節
点ａは１０１従って節点θはＩＱＩとな９第７図の場合
と同様にデータが正しく送られることになる。ただしこ
の場合論理振幅はＴｒ、の逆接続動作時の実効的ベース
・エミ、り順電圧ＶＢＥ（実際にはベース・コレクタ接
合の順電圧となる）分だけ小さくなるので、これを防止
するためにはＥｘ−ＯＲ回路３２を駆動する電源電圧あ
るいはデータの入力電圧の絶対値を制御入力端子電圧の
絶対値よりもＶＨＣ以上高くしてやれば良い。
以上の説明から明らかなようにＦＥＴ０代りＨ型−Ｔｒ
を用いても本発明のＩＦＣは実現できることが分る。従
って以下説明は省略するが、Ｈ型−ＰＮＰＴｒとＥｘ−
ＯＲ回路、更にＥｘ−ＯＲ回路の代りにＩｘ−ＯＲ回路
を用いても前述のＰＥＴの場合と同様にできることは明
らかである。
を用いても本発明のＩＦＣは実現できることが分る。従
って以下説明は省略するが、Ｈ型−ＰＮＰＴｒとＥｘ−
ＯＲ回路、更にＥｘ−ＯＲ回路の代りにＩｘ−ＯＲ回路
を用いても前述のＰＥＴの場合と同様にできることは明
らかである。
なお、Ｅｘ−ＯＲ回路及びＩｘ−ＯＲ回路の具体例は示
さなかったけれども、これは公知の技術により容易に適
切なものを得ることができる。
さなかったけれども、これは公知の技術により容易に適
切なものを得ることができる。
以上詳細に説明したとおり本発明のインターフェース回
路は、同種キャリヤ型半導体装置はもちろん従来困難で
あった異種キャリヤ型半導体装置とも、十分な動作特性
を保持した上で１山にワイヤードＯＲ接続を可能とする
と言う大きな効果を有している。
路は、同種キャリヤ型半導体装置はもちろん従来困難で
あった異種キャリヤ型半導体装置とも、十分な動作特性
を保持した上で１山にワイヤードＯＲ接続を可能とする
と言う大きな効果を有している。
【図面の簡単な説明】
第１図、第２図は従来例のＦＥＴのワイヤードＯＲ接続
を説明するだめの回路図とその真理値表、第３図、第４
図は本発明の第１の実施例の、第５図、第６図は第２Ｊ
１ｆの実施例の、第７図、第８図は第３の実施例の回路
を用い九応用回路とその真理値表である。 １，２．２’、１６．１７，２６．２７・・・・・・（
ＦＥＴの）出力端子、１１，２１．３１・・・・・・イ
／ター７エース回路（ＩＦＣ）、１２−２２ 、３２１
＋−＋＋＋Ｅ）（ＯＲ回路、１３，２３．３３・・・・
・・（ＩＦＣの）データ出力端子、１４，２４，３４・
・・・・・（ＩＦＣの）制御入力端子、１５，２５．３
５・・・・・・（ＩＦＣの）データ入力端子、Ｑｌ−れ
ｒ Ｑａ ”””” ｈＦＥＴｓ Ｑｔ’ ｅ Ｑｓ
＊Ｑ、、Ｑ、−・−・・・Ｐｃｂ−ＦＥＴ％Ｔｒ、・−
・−ＮＰＮ Ｔｒ、 Ｔｒ、。 ・・・・・・横型（ＰＮ Ｔｒ、 Ｔｒ、 ・・−・−
ＰＮＰ Ｔｒ、 Ｒ，、Ｒ，、Ｒ，。 −ＯＲ回路の出力部点。 第１目 第ｚ７ 寮３図 ／／ 第４図 寮５図 ？／ 第６図 Ｖ−／ｙ迅 手続補正書（方式） ％式％：３０ １、事件の表示 昭和５７年特 許 願第７６１８
０号２、発明の名称 インターフェース回路３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁月３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル唱和５７年８月３１日（発送日） ６、補正の対象 明細書の「発明の詳細な説明」および「図面の簡単な１
ｉＪｆ！明」の− ７補正の内容 （１１明細書第４ｊｊ２行目、１２行目および１９行目
に「真理値表」とあるをそれぞれ「真理値図Ｊと補正す
る。 （２）同第６頁１８行目に「真理値表」とあるを「真理
値図」と補正する。 （３）同第９頁６行目に「真理値表」とあるを「真理値
図」と補正する。 （４）同第１１頁１６行目に「真理値表」とあるを「真
理値図」と補正する。 （５）同第１４貞１６行目に「真理値表、」とあるを「
真理値図、」と補正する。 （６）同第１５頁１行目に「理値表である。」とあるを
「理値図である。」と補正する。
を説明するだめの回路図とその真理値表、第３図、第４
図は本発明の第１の実施例の、第５図、第６図は第２Ｊ
１ｆの実施例の、第７図、第８図は第３の実施例の回路
を用い九応用回路とその真理値表である。 １，２．２’、１６．１７，２６．２７・・・・・・（
ＦＥＴの）出力端子、１１，２１．３１・・・・・・イ
／ター７エース回路（ＩＦＣ）、１２−２２ 、３２１
＋−＋＋＋Ｅ）（ＯＲ回路、１３，２３．３３・・・・
・・（ＩＦＣの）データ出力端子、１４，２４，３４・
・・・・・（ＩＦＣの）制御入力端子、１５，２５．３
５・・・・・・（ＩＦＣの）データ入力端子、Ｑｌ−れ
ｒ Ｑａ ”””” ｈＦＥＴｓ Ｑｔ’ ｅ Ｑｓ
＊Ｑ、、Ｑ、−・−・・・Ｐｃｂ−ＦＥＴ％Ｔｒ、・−
・−ＮＰＮ Ｔｒ、 Ｔｒ、。 ・・・・・・横型（ＰＮ Ｔｒ、 Ｔｒ、 ・・−・−
ＰＮＰ Ｔｒ、 Ｒ，、Ｒ，、Ｒ，。 −ＯＲ回路の出力部点。 第１目 第ｚ７ 寮３図 ／／ 第４図 寮５図 ？／ 第６図 Ｖ−／ｙ迅 手続補正書（方式） ％式％：３０ １、事件の表示 昭和５７年特 許 願第７６１８
０号２、発明の名称 インターフェース回路３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁月３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル唱和５７年８月３１日（発送日） ６、補正の対象 明細書の「発明の詳細な説明」および「図面の簡単な１
ｉＪｆ！明」の− ７補正の内容 （１１明細書第４ｊｊ２行目、１２行目および１９行目
に「真理値表」とあるをそれぞれ「真理値図Ｊと補正す
る。 （２）同第６頁１８行目に「真理値表」とあるを「真理
値図」と補正する。 （３）同第９頁６行目に「真理値表」とあるを「真理値
図」と補正する。 （４）同第１１頁１６行目に「真理値表」とあるを「真
理値図」と補正する。 （５）同第１４貞１６行目に「真理値表、」とあるを「
真理値図、」と補正する。 （６）同第１５頁１行目に「理値表である。」とあるを
「理値図である。」と補正する。
Claims (4)
- （１）一つの電界効果トランジスタと一つの排他的論理
和回路◆るいは非排他的論理和回路とを有し、前記電界
効果トランジスタのゲートは前記排他的論理和回路ある
いは非排他的論理和回路の出力に接続し、前記排他的論
理和回路あるいは非排他的論理和回路のいずれか一方の
入力は前記電界効果トランジスタのソースあるいはドレ
インに接続し制御入力端子とし、他方の入力はデータ入
力端子とし、前記電界効果トランジスタのドレインある
いはソースをデータ出力端子としたことを特徴とするイ
ンターフェース回路。 - （２）前記排他的論理和回路あるいは非排他的論理和回
路を駆−する電源電圧あるいはデータ入力電圧の絶対値
が制御入力端子電圧の絶対値よシ４前記電界効果トラン
ジスタのしきい値電圧の絶対値以上高いことを特徴とす
る特許稍求の範囲第（１）項記載のインターフェース回
路。 - （３）一つの横型バイポーラトランジスタと一つの排他
的論理和回路あるいは非排他的論理和回路とを有し、前
記横型バイポーラトランジスタのベースは前記排他的論
理和回路あるいは非排他的論理和回路の出力に接続し、
前記排他的論理和回路あるい１非排他的論理和回路のい
ずれが一方の入力は前記横型バイポーラトランジスタの
エイ、りあるいはコレクタに接続し制御入力端子とし、
他方の入力はデータ入力端子とし、前記横型バイボー２
トランジスタのコレクタあるいはエイ、りをデータ出力
端子としたことを％像とするインターフェース回路。 - （４）前記排他的論理和回路あるいは非排他的論理和（
ロ）路を駆動する電源電圧あるいはデータ入力電圧の絶
対値が制御入力端子電圧の絶対値よシも前記横型バイボ
ー２トランジスタの実効的ベース・エイ、り順電圧の絶
対値以上高いことを特徴とする特許請求の範囲第（３）
項記載のインターフェース回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076180A JPS58194430A (ja) | 1982-05-07 | 1982-05-07 | インタ−フエ−ス回路 |
| EP83302611A EP0094238B1 (en) | 1982-05-07 | 1983-05-09 | Transistor output circuit |
| US06/492,916 US4591742A (en) | 1982-05-07 | 1983-05-09 | Output circuit capable of being connected to another circuit having transistors of any conduction type |
| DE8383302611T DE3373602D1 (en) | 1982-05-07 | 1983-05-09 | Transistor output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076180A JPS58194430A (ja) | 1982-05-07 | 1982-05-07 | インタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58194430A true JPS58194430A (ja) | 1983-11-12 |
| JPH0474897B2 JPH0474897B2 (ja) | 1992-11-27 |
Family
ID=13597909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076180A Granted JPS58194430A (ja) | 1982-05-07 | 1982-05-07 | インタ−フエ−ス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4591742A (ja) |
| EP (1) | EP0094238B1 (ja) |
| JP (1) | JPS58194430A (ja) |
| DE (1) | DE3373602D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3429982A1 (de) * | 1984-08-16 | 1986-02-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum uebertragen von binaeren signalen |
| JPS6234830U (ja) * | 1985-08-19 | 1987-02-28 | ||
| JPS6342215A (ja) * | 1986-08-07 | 1988-02-23 | Canon Inc | 電子機器 |
| US5245582A (en) * | 1987-10-27 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with power-down control of access buffer |
| JPH01195719A (ja) * | 1988-01-30 | 1989-08-07 | Nec Corp | 半導体集積回路 |
| US4831283A (en) * | 1988-05-16 | 1989-05-16 | Bnr Inc. | Terminator current driver with short-circuit protection |
| US4987322A (en) * | 1989-04-07 | 1991-01-22 | Hewlett-Packard Company | Driver-receiver pair for low noise digital signaling |
| US5625593A (en) * | 1990-03-28 | 1997-04-29 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with separate buffer chips |
| JP2957284B2 (ja) * | 1990-12-22 | 1999-10-04 | 富士通株式会社 | 半導体回路 |
| DE4234402A1 (de) * | 1992-10-07 | 1994-04-14 | Siemens Ag | Anordnung zum Übertragen von Binärsignalen über eine Signalleitung |
| US5804990A (en) * | 1994-09-30 | 1998-09-08 | Cirrus Logic, Inc. | Wired combinational logic circuit with pullup and pulldown devices |
| DE102005052579A1 (de) * | 2005-11-02 | 2007-05-03 | Phoenix Contact Gmbh & Co. Kg | Einkanalige sichere Schaltung für den Ausgang eines Bus-Teilnehmers |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3953748A (en) * | 1972-03-10 | 1976-04-27 | Nippondenso Co., Ltd. | Interface circuit |
| US3916430A (en) * | 1973-03-14 | 1975-10-28 | Rca Corp | System for eliminating substrate bias effect in field effect transistor circuits |
| US3914590A (en) * | 1974-11-04 | 1975-10-21 | Gen Electric | Serial two{3 s complementer |
| US3935476A (en) * | 1974-12-13 | 1976-01-27 | Mostek Corporation | Combination output/input logic for integrated circuit |
| US4032795A (en) * | 1976-04-14 | 1977-06-28 | Solitron Devices, Inc. | Input buffer |
| GB1549642A (en) * | 1976-08-03 | 1979-08-08 | Nat Res Dev | Inverters and logic gates employing inverters |
| US4096398A (en) * | 1977-02-23 | 1978-06-20 | National Semiconductor Corporation | MOS output buffer circuit with feedback |
| JPS5648722A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Buffer circuit |
| US4314166A (en) * | 1980-02-22 | 1982-02-02 | Rca Corporation | Fast level shift circuits |
| US4337522A (en) * | 1980-04-29 | 1982-06-29 | Rca Corporation | Memory circuit with means for compensating for inversion of stored data |
| JPS5746536A (en) * | 1980-09-04 | 1982-03-17 | Matsushita Electric Ind Co Ltd | Gate circuit |
| US4419593A (en) * | 1981-06-29 | 1983-12-06 | Honeywell Inc. | Ultra fast driver circuit |
| US4488066A (en) * | 1982-11-08 | 1984-12-11 | At&T Bell Laboratories | Databus coupling arrangement using transistors of complementary conductivity type |
-
1982
- 1982-05-07 JP JP57076180A patent/JPS58194430A/ja active Granted
-
1983
- 1983-05-09 DE DE8383302611T patent/DE3373602D1/de not_active Expired
- 1983-05-09 EP EP83302611A patent/EP0094238B1/en not_active Expired
- 1983-05-09 US US06/492,916 patent/US4591742A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0094238B1 (en) | 1987-09-09 |
| US4591742A (en) | 1986-05-27 |
| EP0094238A3 (en) | 1985-05-22 |
| EP0094238A2 (en) | 1983-11-16 |
| JPH0474897B2 (ja) | 1992-11-27 |
| DE3373602D1 (en) | 1987-10-15 |
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