JP3159247B2 - 入力回路 - Google Patents
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Description
タ信号の転送を行う際に、データ信号の受送信を取り扱
うために利用される入力回路に関するものである。
バスラインなどの伝送路を介してデータ転送する場合
に、特にデータ信号を受信するための手段として利用さ
れており、論理信号転送の場合、ハイ・レベルまたはロ
ー・レベルのいずれかの信号が受信される。従って入力
回路には、他集積回路からのデータ信号を受信する入力
端子と、そのデータ信号を自集積回路内部に伝搬するた
めの出力端子が必ず存在する。
信号のハイ・レベルまたはロー・レベルを識別するため
のレベル規格が必ず定義されており、従って集積回路間
をデータ転送する場合は、いかなる場合でも定められた
規格を逸脱することなしに転送を行わなければならな
い。いま、データ転送規格の一例としてTransistor Tra
nsistor Logic(以下TTLと略す)インターフェース
規格を例に挙げると、転送信号ハイ・レベルの最小値
(以下VOHMINと略す)は2.4Vと定義されてお
り、また転送信号ローレベルの最大値(以下VOLMA
Xと略す)は0.4Vと定義されている。
信号VOHMINとVOLMAXは定義されるものの、
転送信号のハイ・レベルの最大値(以下VOHMAXと
略す)とロー・レベルの最小値(以下VOLMINと略
す)は定義されておらず、殆どのVOHMAXは集積回
路電源電位の最大値あるいはそれに近い値とされ、ま
た、殆どのVOLMINは集積回路の接地電位あるいは
それに近い値とされている。このVOHMAXとVOL
MINの未定義と同様のことが過去からよく利用されて
いるCMOSインターフェースでも言え、その極限値は
先に示したTTLインターフェースの場合と同様、集積
回路の電源電位と接地電位に追従した値とされることが
一般的である。
電源電位も低下しており、同時に集積回路間のデータ転
送は、異なる電源電位を持つ集積回路(例えば5V電源
と3V電源)間にて行われる場合がある。このような場
合、集積回路の電源電位以上の電源電圧を低減すること
なく供給すると集積回路を構成している素子の破壊を引
き起こしてしまう。
ェースの例のように、データ転送においてはVOHMI
NとVOLMAXの規格さえ最低限満足しているのであ
れば良いとされており、このため、特に規格が定義され
ていないVOHMAXに対しては、5V電源電位に近い
レベルと、3V電源に近いレベルが共存してしまうとい
う問題が発生する。
つ集積回路に5Vの電源電位が供給された場合には3V
電源を持つ集積回路の素子が破壊されるが、3V電源を
持つ集積回路が5Vまたはそれに近いVOHMAXの信
号を受信した場合、3V電源を持つ集積回路の入力回路
を構成している素子が破壊されてしまう。
源を有する集積回路は、入力回路において、例えば5V
電源を有する集積回路のデータ信号を素子が破壊される
ことなく受信できる構成であることが必要となってい
る。
ルを受信するための入力回路の対策としては既にいくつ
かの提案がなされており、以下に過去において考案され
た例を示す。
て、5V電源を有する集積回路の信号を受信するために
搭載されている入力回路の従来例の構成を示す回路図で
ある。図3において、入力端子(IN)にはPNPトラ
ンジスタ301のベースが接続され、第1の電源端子
(VDD)には抵抗素子308の一端とPMOSトラン
ジスタ311のソースが接続されている。抵抗素子30
8の他端にはPNPトランジスタ301のエミッタとP
MOSトランジスタ311のゲートとNMOSトランジ
スタ312のゲートが接続され、第2の電源端子(VS
S)にはPNPトランジスタ301のコレクタとNMO
Sトランジスタ312のソースが接続され、出力端子
(OUT)にはPMOSトランジスタ311のドレイン
とNMOSトランジスタ312のドレインが接続されて
いる。
源端子(VDD)に3Vが供給され、第2の電源端子
(VSS)が接地され、かつ、入力端子(IN)に5V
電源を有する集積回路からの信号ハイ・レベルである5
Vの電位が印加されている状態を仮定した場合、PNP
トランジスタ301のベース・エミッタ間は逆バイアス
状態となるためにPNPトランジスタ301は開放状態
を示す。そのため、入力端子(IN)の電位はPNPト
ランジスタ301のエミッタには伝搬されず、PMOS
トランジスタ311とNMOSトランジスタ312のゲ
ートには、抵抗素子308によって第301の電源端子
(VDD)と同等の電位(3V)が供給され、従ってP
MOSトランジスタ311とNMOSトランジスタ31
2のゲート酸化膜の破壊は起こらない。
1が開放で、かつ、NMOSトランジスタ312は導通
状態となるため、出力端子(OUT)は接地電位に等し
いロー・レベルに変換されたレベルが保持され、このレ
ベルはそのまま出力端子(OUT)に接続される集積回
路内の内部回路に伝搬される。
源端子(VDD)に3Vが供給され、かつ、入力端子
(IN)に5V電源を有する集積回路からのロー・レベ
ル信号である接地電位が印加されている状態を仮定した
場合、PNPトランジスタ301のベースには接地電位
が印加され、かつ、PNPトランジスタ301のエミッ
タには抵抗素子308を介して第1の電源端子(VD
D)の電位(3V)が供給されることとなるため、PN
Pトランジスタ303は導通状態となる。従って、PM
OSトランジスタ311とNMOSトランジスタ312
のゲート端子には接地電位に近い電位が与えられること
になり、PMOSトランジスタ311とNMOSトラン
ジスタ312のゲート酸化膜の破壊は起こらない。この
状態ではPMOSトランジスタ311が導通で、かつ、
NMOSトランジスタ312は開放状態となるため、出
力端子(OUT)は電源端子(VDD)の電位に等しい
3Vのハイ・レベルに変換されたレベルが保持され、こ
のレベルはそのまま出力端子(OUT)に接続される集
積回路内の内部回路に伝搬される。
ラル型PNPトランジスタが使用されており、その特長
はベースからエミッタへ供給できる耐久電圧とベースか
らコレクタへ供給できる耐久電圧が大きく、およそ10
ないし20Vもの値を得ることができることに加え、通
常のCMOSまたはBiCMOSプロセスにて容易に製
造することができる長所がある。
来の入力回路は、入力端子(IN)にPNPトランジス
タ301のベースを接続し、かつ、電源端子(VDD)
との間に抵抗素子308を介してPNPトランジスタ3
01のエミッタを接続することで、入力端子301に電
源端子(VDD)よりも高いハイ・レベルの信号が印加
された場合でも、PMOSトランジスタ311とNMO
Sトランジスタ312のゲート酸化膜が破壊される現象
を防止している。しかしながら上記従来例は、電源端子
(VDD)から電源端子(VSS)及び入力端子への2
つの電流ルートが存在するという問題点がある。
(VSS)へ向けて流れる第1の電流ルートについて説
明すると、いま、図3において入力端子(IN)に他集
積回路からのロー・レベルが供給されている状態を仮定
した場合、PNPトランジスタ301は導通状態である
ため、電源端子(VDD)と電源端子(VSS)との間
には抵抗素子308を介した第1の電流ルートが存在す
る。通常、抵抗素子308の抵抗値は1KΩから10K
Ωの範囲に設定する場合が一般的であり、第1の電流ル
ートを流れる電流は電源電位(VDD)を3Vと仮定す
ると、0.3mAないし3mAの電流が定常的に流れる
ことになる。
N)への第2の電流ルートについて説明すると、いま、
図3において入力端子(IN)に他集積回路からのロー
・レベルが印加されている状態と仮定した場合、PNP
トランジスタ301は導通状態であるため、電源端子
(VDD)と入力端子(IN)との間にはPNPトラン
ジスタ301のエミッタ・ベース間における順方向パス
による第2の電流ルートが存在する。PNPトランジス
タにおいて特に先に説明したラテラル型のPNPトラン
ジスタの場合は、一般的に順方向電流利得が低い値を示
し、その最低値は10(単位はなく倍率を表す)以下を
示すことも稀ではなく、その最小値はプロセスの製造ば
らつきを考慮すると1(倍)まで低下することもある。
このように順方向電流利得が1(倍)である場合ば、P
NPトランジスタにおいて、エミッタからコレクタへ流
れる電流とエミッタからベースへ流れる電流が等しい値
になることを意味し、図3に示す従来技術の場合、先に
説明した電源端子(VDD)から抵抗素子8を介して流
れる電流の半分が、PNPトランジスタ301のベース
から入力端子(1N)へのパスを流れることになる。
Pトランジスタ301のコレクタを通過して電源端子
(VSS)へ流れる第1の電流ルート及び、PNPトラ
ンジスタ301のベースから入力端子(IN)へ向けて
流れる第2の電流ルートが存在すると以下の問題点を引
き起こす。
電源端子(VSS)への第1の電流ルート及び電源端子
(VDD)から入力端子(IN)への第2の電流ルート
が存在する場合、入力回路を搭載している集積回路の消
費電力が大きくなるばかりか集積回路の発熱生も大き
く、かつ、その大きさは集積回路で使用されている入力
回路の数量の依存性を受けるため、場合によっては放熱
性の良い、高価格で大規模のパッケージに搭載しなけれ
はならないという問題点があった。
端子において、ハイ・レベルまたはロー・レベルのいず
れのレベルも供給されない開放状態となる場合がある。
この入力端子における開放状態とは、論理レベルである
ハイ・レベルあるいはロー・レベルの識別が不可能とな
るため、その対策として入力回路は通常、入力端子(I
N)と電源端子(VDD)との間に抵抗素子を設ける
(以下プルアップ抵抗と称する)ことで入力端子(I
N)をハイ・レベルに保つか、あるいは入力端子(I
N)と電源端子(VSS)との間に抵抗素子を設ける
(以下プルダウン抵抗と称する)ことで入力端子(I
N)をロー・レベルに保つかのいずれかが選択される。
但し入力端子(IN)に電源端子(VDD)以上の電圧
が供給される場合には、プルアップ抵抗を選択すると入
力端子(IN)から電源端子(VDD)への電流ルート
が形成されるため良くなく、このような場合にはプルダ
ウン抵抗を選択するのが一般的であり、図3に示す従来
技術にもプルダウン抵抗(RPD)が接続されている。
なおプルダウン抵抗に使用する抵抗素子の抵抗値はかな
り大きい値を示し、通常10KΩないし50KΩ程度の
抵抗値を用いるのが一般的である。
合、先に説明した入力回路の電源端子から入力端子へ向
けて流れる第2の電流ルートの電流が、プルダウン抵抗
を流れることで起電力を発生させ、本来入力端子に与え
ているローレベルを逸脱し、ハイ・レベルを供給してし
まうという問題点があった。
によって発生するプルダウン抵抗の起電力を低減するた
めには、図3に示す抵抗素子308の抵抗値を大きくす
ることで第2を流れる電流ルートの電流を抑えることで
実現できるが、このような構成とする場合には図3に示
すPMOSトランジスタ311のゲートとNMOSトラ
ンジスタ312のゲートに付加している寄生容量を駆動
するための十分な電流が得られず、そのためPMOSト
ランジスタ311のゲートとNMOSトランジスタ31
2のゲートの電位を上昇させるための遷移時間が極めて
大きくなってしまい、高速な動作ができなくなるという
問題点があった。
には、ハイ・レベルからロー・レベル、または、ロー・
レベルからハイ・レベルを出力するときの遷移レベル
(以下入力しきい値と称する)が必ず存在する。この入
力しきい値は、外乱ノイズなどによる入力信号の歪みや
供給電源の電位変動の耐久性を向上させるため、一般的
には入力信号振幅または供給電源電位の約半分に設定す
ることが多い。
場合、PMOSトランジスタ311とNMOSトランジ
スタ312のゲート幅を変動させることで容易に調節す
ることができ、例えば入力しきい値を大きくしたい場合
には、PMOSトランジスタ311のゲート幅をNMO
Sトランジスタ312より大きくすることで実現され、
反対に入力しきい値を小さくしたい場合には、NMOS
トランジスタ312のゲート幅をPMOSトランジスタ
311より大きくすることで実現される。ところが実際
は、図3において、PMOSトランジスタ311とNM
OSトランジスタ312のゲートに供給される信号は、
入力端子(VIN)に供給される信号レベルよりもPN
Pトランジスタ301のエミッタ・ベース間電圧(VE
BP1)だけ高いレベルとなるため、図3に示す回路で
はこのVBEP1の電位だけ、入力しきい値が等価的に
低くなる。すなわち従来回路は入力しきい値が全体的に
低いために外乱ノイズの耐久性が弱いという問題点があ
った。この問題点を避けるためには、PMOSトランジ
スタ311のゲート幅をより大きくしなければならず、
この場合、PMOSトランジスタ311の寄生容量が増
加し、その容量充放電に費やす時間の増加、すなわちレ
ベル遷移時間の劣化を引き起こすという問題点があっ
た。
る問題点に鑑みてなされたものであって、電源端子から
接地へ流れる定常電流と電源端子から入力端子へ流れる
定常電流を自由に制御することのできる入力回路を実現
することを目的とする。
力端子に印加されるハイ・レベルまたはロー・レベルの
入力信号を伝搬する入力レベル伝搬手段と、前記入力レ
ベル伝搬手段により伝搬された信号を入力信号の電位と
同等とするレベル変換手段と、前記入力レベル伝搬手段
およびレベル変換手段に供給する電流を制御する電流制
御手段を備えることを特徴とする。
を受信するための入力端子と、信号を送信するための出
力端子と、第1の電源端子と、前記第1の電源端子より
低い電位が与えられる第2の電源端子と、第1および第
2の出力端を有し、前記入力端子に入力端が接続され、
前記第2の電源端子に第1の出力端が接続され、前記入
力端子に供給される入力信号の電位が前記第1の電源端
子より高い場合であっても、前記第1の電源端子の電位
以下の電位を出力する入力レベル伝搬手段と、第1およ
び第2の入力端を有し、前記入力レベル伝搬手段の第2
の出力端に第1の入力端が接続され、入力信号の電位と
同等となるように補正するレベル変換手段と、前記第1
の電源端子と前記入力レベル伝搬手段の第2の出力端と
の間、及び、前記第1の電源端子と前記レベル変換手段
の第2の入力端との間にそれぞれ設けられて前記入力レ
ベル伝搬手段およびレベル変換手段に供給される電流を
制御する電流制御手段と、前記レベル変換手段の出力端
と第2の電源端子との間に接続されてこれらの間に流れ
る電流を決定する基準電流生成手段と、前記第1及び第
2の電源端子と、前記レベル変換手段の出力端と、前記
入力レベル伝搬手段の第2の出力端に接続されて各出力
端の出力時における過渡電流を生成する過渡電流生成手
段と、前記レベル変換手段の出力端と出力端子との間に
接続されたバッファまたはインバータ回路と、を備える
ことを特徴とする。
源端子との間に設けられ、レベル変換手段を常に動作状
態とするための初期電流を生成する初期電流生成手段を
有することとしてもよい。
がベースとされ、第1の出力端がコレクタとされ、第2
の出力端がエミッタとされるPNPトランジスタにより
構成されることとしてもよい。
が第1の入力端とされ、コレクタが第2の入力端とさ
れ、エミッタが出力端とされる第1のNPNトランジス
タにより構成されることとしてもよい。
に第1の電源に接続され第1のPMOSトランジスタと
第2のPMOSトランジスタとにより構成され、第1の
PMOSトランジスタのゲートとドレイン及び第2のP
MOSトランジスタのゲートが前記レベル変換手段の第
2の入力端に接続され、第2のPMOSトランジスタの
ドレインが前記入力レベル伝搬手段の第2の出力端に接
続されることとしてもよい。
Sトランジスタのソースと第1の電源端子との間に第1
の電流抑制手段が接続されることとしてもよい。
MOSトランジスタ、第2のPMOSトランジスタ、第
3のPMOSトランジスタ、第4のPMOSトランジス
タ及び第2の電流抑制手段により構成され、前記第1の
NMOSトランジスタのゲートが前記レベル変換手段の
出力端に接続され、前記第1のNMOSトランジスタの
ドレインが前記第3のPMOSトランジスタのゲートと
前記第4のPMOSトランジスタのゲート及び前記第2
の電流抑制手段を介して前記第1の電源端子に接続さ
れ、前記第3のPMOSトランジスタのドレイン及びソ
ースが前記電流制御手段の第2のPMOSトランジスタ
のゲートと前記第1の電源端子にそれぞれ接続され、前
記第4のPMOSトランジスタのドレイン及びソースが
前記第2のPMOSトランジスタのソースと入力レベル
伝搬手段の第2の出力端にそれぞれ接続され、前記第1
のNMOSトランジスタのソースが前記第2の電源端子
に接続されることとしてもよい。
MOSトランジスタ、第3の電流抑制手段および第2の
NPNトランジスタにより構成され、前記第5のPMO
Sトランジスタのゲート及びソースが前記レベル変換手
段の出力端及び第2の入力端にそれぞれ接続され、前記
第5のPMOSトランジスタのドレインが前記第3の電
流抑制手段を介して前記第2のNPNトランジスタのベ
ース及びコレクタに接続され、第2のNPNトランジス
タのエミッタが第2の電源端子に接続されることとして
もよい。
及び第3の電流抑制手段は抵抗素子であるとしてもよ
い。
第2の電流抑制手段はPMOSトランジスタまたはNM
OSトランジスタであるとしてもよい。
入力回路においては、入力端子に印加されるハイ・レベ
ルまたはロー・レベルの信号を伝搬する入力レベル伝搬
手段と、その伝搬された信号を入力電位と同等にするレ
ベル変換手段と、手段に供給する電流制御手段の電流制
御を備えることで、電源端子から接地への電流ルートま
たは入力端子から接地への電流ルートを調節することが
できるので、入力端子にロー・レベルが印加された場合
でも、電源端子から接地へ流れる定常電流と電源端子か
ら入力端子へ流れる定常電流を自由に制御することがで
きるものとなっている。
面を参照して説明する。
図である。本実施例の入力端子(IN)にはPNPトラ
ンジスタ101のベースが接続され、PNPトランジス
タ101のエミッタ(第2の出力端)にはNPNトラン
ジスタ(第1のNPNトランジスタ)102のベース
(入力端)とPMOSトランジスタ(第2のPMOSト
ランジスタ)103のドレインとPMOSトランジスタ
(第4のPMOSトランジスタ)105のドレインが接
続されている。PMOSトランジスタ103のソースに
は抵抗素子(第1の電流抑制手段)108の一端とPM
OSトランジスタ105のソースが接続され、PMOS
トランジスタ103のゲートにはPMOSトランジスタ
104(第1のPMOSトランジスタ)のゲート及びド
レインとPMOSトランジスタ110(第3のPMOS
トランジスタ)のドレイン及びNPNトランジスタ10
2のコレクタ(第2の入力端)が接続されている。
NMOSトランジスタ106(第1のNMOSトランジ
スタ)のゲートと抵抗素子107(基準電流生成手段)
の一端とPMOSトランジスタ111のゲート及びPM
OSトランジスタ111とともにインバータ回路を構成
するNMOSトランジスタ112のゲートが接続されて
いる。NMOSトランジスタ106のドレインにはPM
OSトランジスタ105のゲートとPMOSトランジス
タ110のゲート及び抵抗素子109(第2の電流抑制
手段)の一端が接続されている。
NMOSトランジスタ112のドレインは出力端子(O
UT)に接続され、抵抗素子108の他端と抵抗素子1
09の他端とPMOSトランジスタ104のソースとP
MOSトランジスタ110のソース及びPMOSトラン
ジスタ111のソースが電源端子(VDD)に接続され
ている。PNPトランジスタ101のコレクタ(第1の
出力端)とNMOSトランジスタ106のソースと抵抗
素子107の他端及びNMOSトランジスタ112のソ
ースが電源端子(VSS)に接続されている。
様、入力端子(IN)が、ハイ・レベルまたはロー・レ
ベルのいずれのレベルも供給されない開放状態となる場
合を回避するため、入力端子(IN)と電源端子(VS
S)との間にプルダウン抵抗素子(RPD)が設けられ
ている。
動作について説明する。
D)に3Vが供給され、電源端子(VSS)が接地さ
れ、かつ、入力端子(IN)に他集積回路からの信号で
ロー・レベルである接地電位が供給されている状態を仮
定した場合、PNPトランジスタ101は導通状態を示
し、PNPトランジスタ101のエミッタ端子は接地電
位からPNPトランジスタ101のエミッタ・ベース間
順方向電圧(VEB1)だけ上昇した電位になる。
ースにて受信し、NPNトランジスタ102のエミッタ
はベースの電位からNPNトランジスタ102のベース
・エミッタ間電圧(VBE2)だけ下降した、接地電位
に近いロー・レベルとなる。このロー・レベルがPMO
Sトランジスタ111のゲートとNMOSトランジスタ
112のゲートに供給され、PMOSトランジスタ11
1は導通状態で、かつ、NMOSトランジスタ112は
開放状態を示し、出力端子(OUT)からは電源端子
(VDD)と同電位のハイ・レベルが出力される。
と同電位であるロー・レベルが供給されている場合に対
し、図3に示した従来例の場合と同様、PNPトランジ
スタ101のエミッタからコレクタへ向けて流れる第1
の電流ルートと、PNPトランジスタ101のエミッタ
からベース及びプルダウン抵抗素子(RPD)へ向けて
流れる第2の電流ルートを計算してみる。
ッタサイズはPNPトランジスタ101のエミッタサイ
ズより大きくし、常に以下が成り立つようにする。
に接地電位に近いロー・レベルになるが、その電位を正
確に求めると式(1)より以下が導ける。
かかる電圧となるため、抵抗素子107を流れる電流は
以下となる。
スタ102の電流利得が極めて大きいと仮定した場合、
NPNトランジスタ102のコレクタからエミッタへ流
れ抜ける電流にほぼ等しく、それらは以下の式にて示さ
れる関係が成り立つ。
100ないし200(単位はなく倍率を示す)であるた
め、以下が成り立つ。
同等になり、その電流はPMOSトランジスタ104の
ドレイン電流とも同等となる。従って以下の関係が成り
立つ。
電流とPMOSトランジスタ103のドレイン電流との
関係は以下のように導かれる。
ース間電圧 VGSP3:PMOSトラレジスタ103のゲート・ソ
ース間電圧 R8:抵抗素子108の抵抗値 である。ここで、VGSP4とVGSP3は以下のよう
に表される。
の式(10)になる。
式は最終的に以下の式(11)が導かれる。
積あたりのゲート・チャネル間容量 W3,W4:PMOSトランジスタ103または104
のゲート幅 L:PMOSトランジスタ103及び104のゲート長 である。すなわちIP4は抵抗素子108の抵抗値と、
β3とβ4の比を調節することで決定できる。なお、β
3とβ4の比はPMOSトランジスタ103とPMOS
トランジスタ104のゲート幅(W3,W4)の比で容
易に調節できることは、上式より明らかである。
PNPトランジスタ101のエミッタ電流となるため、
従来例で述べた、PNPトランジスタ301のエミッタ
からコレクタへ向けて流れる第1の電流ルートと、PN
Pトランジスタ301のエミッタからベースとプルダウ
ン抵抗(RPD)へ向けて流れる第2の電流ルートの電
流を調節することができることとなる。このため、PN
Pトランジスタ101の電流利得が小さな場合でも、式
(11)によってPNPトランジスタ101のエミッタ
電流を調節できるため、第2の電流ルートとプルダウン
抵抗(RPD)によって生じる起電力を抑えることがで
きる。
来入力端子に与えているローレベルを逸脱してハイ・レ
ベルを供給してしまうという問題は生じない。
OSトランジスタ112のゲートに供給される電位は、
NPNトランジスク102のVBEN1によって、一度
PNPトランジスタ1のVEBP1の分だけ上昇したレ
ベルが降下されるため、入力端子(IN)に供給される
信号とほぼ同等のレベルが供給される。従って、図1に
示す入力回路の入力しきい値は、従来例のようにVBE
P1の電位だけ、入力しきい値が低くなることはなく、
外乱ノイズの耐久性が弱いという問題点やPMOSトラ
ンジスタ111のゲート幅を大きくしなければならない
問題点が解決されていることが分かる。
3Vが供給され、電源端子(VSS)が接地され、か
つ、入力端子(IN)に他集積回路からの信号ハイ・レ
ベルである5Vが供給されている状態を仮定する。この
場合、PNPトランジスタ101のベース・エミッタ間
は逆バイアス状態となるため、入力端子(IN)の5V
の電位はPNPトランジスタ101のエミッタには伝搬
されない。この状態においてPNPトランジスタ101
は開放状態で、かつ、NMOSトランジスタ106とP
MOSトランジスタ103とPMOSトランジスタ10
4は導通状態を示しているため、NPNトランジスタ1
02のベースには電源端子(VDD)と同電位のレベル
が供給されて導通状態となり、PMOSトランジスタ1
11のゲートとNMOSトランジスタ112のゲートに
は、電源端子(VDD)からVBEN1だけ降下したハ
イ・レベルの信号が供給される。従ってPMOSトラン
ジスタ111は開放状態を示し、NMOSトランジスタ
112は導通状態を示すため、出力端子(OUT)から
は電源端子(VSS)に近いロー・レベルが出力され
る。同時にPMOSトランジスタ111とNMOSトラ
ンジスタ112のゲート酸化膜の破壊は起こらない。
流は、NPNトランジスタ102が導通状態を示さない
と生成されない。また、PMOSトランジスタ103と
104で形成された電流制御手段は、抵抗素子107が
生成する電流がないと動作しない。従って、図1に示す
回路は、常にNPNトランジスタ102が導通状態を示
すことが必要になる。ところが、集積回路に搭載された
入力回路は、電源端子(VDD)に供給される電源電圧
において、入力回路の動作の如何に関わらず、突然遮断
される場合がある。この状態の後、再び電源電圧が再投
入された場合、NPNトランジスタ102は、始めは必
ず解放状態を示す。従って、抵抗素子107に供給する
電流が生成されず、NPNトランジスタ102のエミッ
タは抵抗素子107によって常に電源端子(VSS)に
近いロー・レベルとなる。これは入力端子(IN)にハ
イ・レベルが供給された場合でもNPNトランジスタ1
02のエミッタは同じロー・レベルとなり、すなわち図
1に示した入力回路は動作しない状態となる。これを回
避するための実施例を図2を用いて説明する。
回路図である。本実施例は、図1に示した第1の実施例
に初期電流生成手段を設けたものであり、図1に示した
第1の実施例におけるNPNトランジスタ102の代わ
りにNPNトランジスタ202を設け、さらに、NPN
トランジスタ212(第2のNPNトランジスタ)、抵
抗素子213(第3の電流抑制手段)およびPMOSト
ランジスタ214(第5のPMOSトランジスタ)を設
けたものである。この他の構成は図1に示した第1の実
施例と同様であるために説明は省略する。
PMOSトランジスタ104のゲートおよびドレインと
PMOSトランジスタ214のソースが接続され、NP
Nトランジスタ202のエミッタはPMOSトランジス
タ111、214、NMOSトランジスタ106、11
5の各ゲートおよび抵抗素子107の一端に接続されて
いる。PMOSトランジスタ214のドレインに抵抗素
子213の一端が接続され、抵抗素子213の他端にN
PNトランジスタ212のベースとコレクタが接続さ
れ、NPNトランジスタ212のエミッタに電源端子
(VSS)が接続されている。
集積回路からロー・レベルまたはハイ・レベルの信号が
供給された場合の動作は、図1に示した実施例と同様の
ため、その説明はここでは省略し、電源端子(VDD)
が投入された直後において、NPNトランジスタ202
が解放状態を示した場合の動作について説明を行う。図
2において、電源端子(VDD)に電源電圧が供給され
た場合はNPNトランジスタ202は解放状態を示して
いるため、抵抗素子107には電流は供給されない。従
ってPMOSトランジスタ103と104で形成された
電流制御手段には、抵抗素子107にて生成された電流
は流れない。しかしながら、PMOSトランジスタ21
4は抵抗素子7によって接地電位のロー・レベルが供給
されるために導通状態を示す。このPMOSトランジス
タ214の導通によって、電源端子(VDD)からPM
OSトランジスタ104とPMOSトランジスタ214
と抵抗素子213とNPNトランジスタ212を介して
接地(電源端子VSS)へ向けて流れる電流ルートが形
成される。従って電流制御手段を形成しているPMOS
トランジスタ103とPMOSトランジスタ104には
基準電流が流れ、この電流によってNPNトランジスタ
202を導通状態に変化させる。すなわち、電源が再投
入され、NPNトランジスタ202が解放状態を示した
場合でも、本発明の入力回路は正常に動作する。
子電位を3V、入力端子に印加される他集積回路からの
ハイ・レベルの電位を5Vと仮定した部分があったが、
それは回路動作説明の便宜上流用した一例に過ぎず、例
えば自集積回路の電源端子電位を5V、入力端子に印加
される他集積回路からのハイ・レベルの電位を10Vと
しても、回路動作上何の問題もない。
NMOSトランジスタ115によりインバータが構成さ
れるものとしたがバッファ回路であってもよい。
段)、抵抗素子108(第1の電流特性手段)および抵
抗素子108(第1の電流特性手段)の代わりに通過電
流値が定められたPMOSトランジスタまたはNMOS
トランジスタを使用することとしてもよい。
いるので、以下に記載するような効果を奏する。
ロー・レベルの信号を伝搬する入力レベル伝搬手段と、
その伝搬された信号を入力電位と同等にするレベル変換
手段と、各手段に供給する電流制御手段の電流制御手段
を備えることで、電源端子から接地への電流ルートまた
は入力端子から接地への電流ルートを調節することがで
きる。これにより、入力端子にロー・レベルが印加され
た場合でも、電源端子から接地へ流れる定常電流と電源
端子から入力端子へ流れる定常電流を自由に制御するこ
とができるため、集積回路の電力増加と定常電流に伴う
発熱量増加を抑制することができる効果がある。
定を回避するための、プルダウン抵抗と接地との間に挿
入された場合でも、電源端子から入力端子へ流れる定常
電流を自由に制御できるため、プルダウン抵抗に流れる
亀流にて発生する起電力が存在せず、従ってプルダウン
抵抗にて確定すべきロー・レべルの逸脱も起こらない程
度にまで調節することができる効果がある。
子に供給された信号レべルが変動することなしに伝搬で
きるため、入力しきい値に変動が発生することがなく、
安定した動作を実現することができる効果がある。
る。
る。
PMOSトランジスタ 106,112 NMOSトランジスタ 107,108,109,213 抵抗素子
Claims (11)
- 【請求項1】 入力端子に印加されるハイ・レベルまた
はロー・レベルの入力信号を伝搬する入力レベル伝搬手
段と、 前記入力レベル伝搬手段により伝搬された信号を入力信
号の電位と同等とするレベル変換手段と、 前記入力レベル伝搬手段およびレベル変換手段に供給す
る電流を制御する電流制御手段を備えることを特徴とす
る入力回路。 - 【請求項2】 信号を受信するための入力端子と、 信号を送信するための出力端子と、 第1の電源端子と、 前記第1の電源端子より低い電位が与えられる第2の電
源端子と、 第1および第2の出力端を有し、前記入力端子に入力端
が接続され、前記第2の電源端子に第1の出力端が接続
され、前記入力端子に供給される入力信号の電位が前記
第1の電源端子より高い場合であっても、前記第1の電
源端子の電位以下の電位を出力する入力レベル伝搬手段
と、 第1および第2の入力端を有し、前記入力レベル伝搬手
段の第2の出力端に第1の入力端が接続され、入力信号
の電位と同等となるように補正するレベル変換手段と、 前記第1の電源端子と前記入力レベル伝搬手段の第2の
出力端との間、及び、前記第1の電源端子と前記レベル
変換手段の第2の入力端との間にそれぞれ設けられて前
記入力レベル伝搬手段およびレベル変換手段に供給され
る電流を制御する電流制御手段と、 前記レベル変換手段の出力端と第2の電源端子との間に
接続されてこれらの間に流れる電流を決定する基準電流
生成手段と、 前記第1及び第2の電源端子と、前記レベル変換手段の
出力端と、前記入力レベル伝搬手段の第2の出力端に接
続されて各出力端の出力時における過渡電流を生成する
過渡電流生成手段と、 前記レベル変換手段の出力端と出力端子との間に接続さ
れたバッファまたはインバータ回路と、を備えることを
特徴とする入力回路。 - 【請求項3】 前記レベル変換手段と第2の電源端子と
の間に設けられ、レベル変換手段を常に動作状態とする
ための初期電流を生成する初期電流生成手段を有するこ
とを特徴とする入力回路。 - 【請求項4】 前記入力レベル伝搬手段は、入力端がベ
ースとされ、第1の出力端がコレクタとされ、第2の出
力端がエミッタとされるPNPトランジスタにより構成
されることを特徴とする請求項2または請求項3記載の
入力回路。 - 【請求項5】 前記レベル変換手段は、そのベースが第
1の入力端とされ、コレクタが第2の入力端とされ、エ
ミッタが出力端とされる第1のNPNトランジスタによ
り構成されることを特徴とする請求項2または請求項3
記載の入力回路。 - 【請求項6】 前記電流制御手段は、ソースがともに第
1の電源に接続され第1のPMOSトランジスタと第2
のPMOSトランジスタとにより構成され、第1のPM
OSトランジスタのゲートとドレイン及び第2のPMO
Sトランジスタのゲートが前記レベル変換手段の第2の
入力端に接続され、第2のPMOSトランジスタのドレ
インが前記入力レベル伝搬手段の第2の出力端に接続さ
れることを特徴とする請求項2または請求項3記載の入
力回路。 - 【請求項7】 前記電流制御手段は、第2のPMOSト
ランジスタのソースと第1の電源端子との間に第1の電
流抑制手段が接続されることを特徴とする請求項6記載
の入力回路。 - 【請求項8】 前記過渡電流生成手段は、第1のNMO
Sトランジスタ、第2のPMOSトランジスタ、第3の
PMOSトランジスタ、第4のPMOSトランジスタ及
び第2の電流抑制手段により構成され、前記第1のNM
OSトランジスタのゲートが前記レベル変換手段の出力
端に接続され、前記第1のNMOSトランジスタのドレ
インが前記第3のPMOSトランジスタのゲートと前記
第4のPMOSトランジスタのゲート及び前記第2の電
流抑制手段を介して前記第1の電源端子に接続され、前
記第3のPMOSトランジスタのドレイン及びソースが
前記電流制御手段の第2のPMOSトランジスタのゲー
トと前記第1の電源端子にそれぞれ接続され、前記第4
のPMOSトランジスタのドレイン及びソースが前記第
2のPMOSトランジスタのソースと入力レベル伝搬手
段の第2の出力端にそれぞれ接続され、前記第1のNM
OSトランジスタのソースが前記第2の電源端子に接続
されることを特徴とする請求項6または請求項7記載の
入力回路。 - 【請求項9】 前記初期電流生成手段は、第5のPMO
Sトランジスタ、第3の電流抑制手段および第2のNP
Nトランジスタにより構成され、前記第5のPMOSト
ランジスタのゲート及びソースが前記レベル変換手段の
出力端及び第2の入力端にそれぞれ接続され、前記第5
のPMOSトランジスタのドレインが前記第3の電流抑
制手段を介して前記第2のNPNトランジスタのベース
及びコレクタに接続され、第2のNPNトランジスタの
エミッタが第2の電源端子に接続されることを特徴とす
る請求項3記載の入力回路。 - 【請求項10】 前記基準電流生成手段と第1、第2及
び第3の電流抑制手段は抵抗素子であることを特徴とす
る請求項2、請求項7乃至請求項9のいずれかに記載の
入力回路。 - 【請求項11】 前記基準電流生成手段と第1及び第2
の電流抑制手段はPMOSトランジスタまたはNMOS
トランジスタであることを特徴とする請求項2、7、8
のいずれかに記載の入力回路。
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