JPS6342215A - 電子機器 - Google Patents
電子機器Info
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- JPS6342215A JPS6342215A JP61185976A JP18597686A JPS6342215A JP S6342215 A JPS6342215 A JP S6342215A JP 61185976 A JP61185976 A JP 61185976A JP 18597686 A JP18597686 A JP 18597686A JP S6342215 A JPS6342215 A JP S6342215A
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- Japan
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- circuit
- pull
- current
- voltage
- terminal
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Links
- 230000004043 responsiveness Effects 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は電子機器、特に出力端子をプルアップあるいは
プルダウンする電子機器に関する。
プルダウンする電子機器に関する。
〈従来の技術〉
従来のプルアップ回路を第４−１図、第４−２図に示す
。第４−１図において、入力ＶＩＮが０〜ＶＤＤまで変
化した時、プルアップ回路より流れ出る電流１ｄは第５
−１図のようにＩ。ｏ−Ｑと変化する。また第４−２図
に示すプルアップ回路においてはプルアップ回路から流
れ出る電流Ｉｄは第５−２図のように変化する。この回
路を例えば第６図のＡで示されるようなＩＣの様な電子
機器の入出力回路に適用すると、端子２５の電圧はオー
ブンドレイン２１．２２のどちらか一方がオンの時ロウ
レベル、オーブンドレイン２１．２２がいずれもオフの
時ハイレベルとなる。
。第４−１図において、入力ＶＩＮが０〜ＶＤＤまで変
化した時、プルアップ回路より流れ出る電流１ｄは第５
−１図のようにＩ。ｏ−Ｑと変化する。また第４−２図
に示すプルアップ回路においてはプルアップ回路から流
れ出る電流Ｉｄは第５−２図のように変化する。この回
路を例えば第６図のＡで示されるようなＩＣの様な電子
機器の入出力回路に適用すると、端子２５の電圧はオー
ブンドレイン２１．２２のどちらか一方がオンの時ロウ
レベル、オーブンドレイン２１．２２がいずれもオフの
時ハイレベルとなる。
〈発明の解決しようとする問題点〉
ここで低消費電力化のためにはオーブントレイン２１．
２２のいずれか一方がオンの場合、プルアップ回路より
流れる電流を抑えるためにプルアップ回路のオン抵抗を
大きくする様に設計すればよいが、オン抵抗を大きくす
ると端子２５及び該端子に接続されているラインの容量
（第６図に破線で示す）と、前記オン抵抗で決まる時定
数に応じて応答性が低くなるという問題点があった。
２２のいずれか一方がオンの場合、プルアップ回路より
流れる電流を抑えるためにプルアップ回路のオン抵抗を
大きくする様に設計すればよいが、オン抵抗を大きくす
ると端子２５及び該端子に接続されているラインの容量
（第６図に破線で示す）と、前記オン抵抗で決まる時定
数に応じて応答性が低くなるという問題点があった。
この問題点は特に高速の応答性が要求され、かつ低消費
電力化を必要とするプルアップ回路には大きな問題点で
あった。
電力化を必要とするプルアップ回路には大きな問題点で
あった。
本発明はかかる問題点を解消することを目的とする。
〈問題点を解決するための手段〉
本発明は上述の問題点を解消するために、出力端子を所
定電位にプルアップあるいはプルダウンする電子機器に
おいて、前記出力端子をプルアップあるいはプルダウン
する回路を定電流回路とした。
定電位にプルアップあるいはプルダウンする電子機器に
おいて、前記出力端子をプルアップあるいはプルダウン
する回路を定電流回路とした。
〈作 用〉
上記構成において、定電流回路によりプルアップあるい
はプルダウンが行われる。
はプルダウンが行われる。
く実力へイ列〉
第１図は本発明の実施例のブロック図であり、° 第１
図において１は基準電圧回路であり、絶縁ゲート型ＦＥ
Ｔ （ＭＩＳＦＥＴ）５、抵抗６から構成される。この
場合の基準電圧は電源電圧ＶＯＯと出力間の電圧つまり
、ＭＩＳＦＥＴのゲート。
図において１は基準電圧回路であり、絶縁ゲート型ＦＥ
Ｔ （ＭＩＳＦＥＴ）５、抵抗６から構成される。この
場合の基準電圧は電源電圧ＶＯＯと出力間の電圧つまり
、ＭＩＳＦＥＴのゲート。
ソース間電圧ＶＧＳを意味する。
２は基準電圧回路１の出力電圧をＭＩＳＦＥＴ７のゲー
トに加えた構成のプルアップ回路である。
トに加えた構成のプルアップ回路である。
３．３′はプルアップ電流を必要とする入出力端子であ
って、第５図に示す端子２５と同じ不図示の外部装置に
接続されている。
って、第５図に示す端子２５と同じ不図示の外部装置に
接続されている。
上記構成において、電源電圧をＶｏｏ、ＭＩＳＦＥＴ７
のゲート、ソース間の入力端子をＶ。Ｓとすると３の端
子電圧ＶＩＮがＯ≦ＶＩＮ≦Ｖ ００− Ｖ ＧＳの範
囲ではプルアップ回路を構成する絶縁ゲート型ＦＥＴが
飽和領域の動作となり、プルアップ回路２の出力電流、
即ちプルアップ電流はＩ＝β／ ２ （Ｖ ａｓ−Ｖ↑
駒２で表わされる一定電流となる。
のゲート、ソース間の入力端子をＶ。Ｓとすると３の端
子電圧ＶＩＮがＯ≦ＶＩＮ≦Ｖ ００− Ｖ ＧＳの範
囲ではプルアップ回路を構成する絶縁ゲート型ＦＥＴが
飽和領域の動作となり、プルアップ回路２の出力電流、
即ちプルアップ電流はＩ＝β／ ２ （Ｖ ａｓ−Ｖ↑
駒２で表わされる一定電流となる。
ここでＶ。３．Ｖ７□はプルアップ回路を構成する絶縁
ゲート型のＦＥＴの夫々ゲートソース電圧、閾値電圧、
βは β＝Ｗ／Ｌ・μ・Ｃ０Ｘ Ｌ：ＦＥＴのチャンネル長 Ｗ：ＦＥＴのチャンネル幅 μ：移動度 Ｃｏｘ ：単位ゲート容量 で示される。
ゲート型のＦＥＴの夫々ゲートソース電圧、閾値電圧、
βは β＝Ｗ／Ｌ・μ・Ｃ０Ｘ Ｌ：ＦＥＴのチャンネル長 Ｗ：ＦＥＴのチャンネル幅 μ：移動度 Ｃｏｘ ：単位ゲート容量 で示される。
本実施例における端子３の電圧とプルアップ回路に流れ
る電流１ｄとの関係を第２図に示す。
る電流１ｄとの関係を第２図に示す。
第２図からも明らかな様に端子３に流れる電流は端子３
の電圧が所定の範囲で定電流特性を有する。したがって
本実施例に依れば、端子３の電圧が低い場合であっても
消費電流を低くおさえることが出来、更に応答性の高い
プルアップ回路を提供することが出来る。
の電圧が所定の範囲で定電流特性を有する。したがって
本実施例に依れば、端子３の電圧が低い場合であっても
消費電流を低くおさえることが出来、更に応答性の高い
プルアップ回路を提供することが出来る。
第１図に示した基準電圧回路１を第３図に示す様に構成
してもよい。尚第３図において８．９は５に示したＭＩ
ＳＦＥＴと同様の構成である。かかる構成に依れば半導
体プロセスによって製造し易いという効果がある。
してもよい。尚第３図において８．９は５に示したＭＩ
ＳＦＥＴと同様の構成である。かかる構成に依れば半導
体プロセスによって製造し易いという効果がある。
前記例ではＰ型ＭＩＳＦＥＴによるプルアップ回路を提
供しているが、Ｎ型ＭＩＳＦＥＴを用い、同等の回路を
構成すれば、プルダウン回路になる。
供しているが、Ｎ型ＭＩＳＦＥＴを用い、同等の回路を
構成すれば、プルダウン回路になる。
また、本実施例においてはＭＩＳＦＥＴを用いたプルア
ップ回路を例にとって説明したが、本発明はバイポーラ
を用いたプルアップ回路にも有効である。
ップ回路を例にとって説明したが、本発明はバイポーラ
を用いたプルアップ回路にも有効である。
〈発明の効果〉
本発明に依れば、消費電力が小さくかつ応答性の高く出
力端子をプルアップあるいはプルダウンすることが出来
る電子機器を提供することが出来る。
力端子をプルアップあるいはプルダウンすることが出来
る電子機器を提供することが出来る。
第１図は本発明の一実施例の回路図、
第２図は第１図に示した実施例の特性を示す図、
第３図は第１図の基準電圧回路１の他の実施例を示す回
路図、 第４−１図、第４−２図は従来のプルアップ回路の回路
図、 第５−１図、第５−２図はそれぞれ第４−１図、第４−
２図に示した従来のプルアップ回路の特性を示す図、 第６図は従来のプルアップ回路を有する電子機器Ａのブ
ロック図である。 ５−−−−Ｍ Ｉ Ｓ Ｆ ＥＴ ６−−−−抵抗 〒５−１図 フ５−２図 男６図
路図、 第４−１図、第４−２図は従来のプルアップ回路の回路
図、 第５−１図、第５−２図はそれぞれ第４−１図、第４−
２図に示した従来のプルアップ回路の特性を示す図、 第６図は従来のプルアップ回路を有する電子機器Ａのブ
ロック図である。 ５−−−−Ｍ Ｉ Ｓ Ｆ ＥＴ ６−−−−抵抗 〒５−１図 フ５−２図 男６図
Claims (1)
- （１）出力端子を所定電位にプルアップあるいはプルダ
ウンする電子機器において、前記出力端子をプルアップ
あるいはプルダウンする回路を定電流回路としたことを
特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185976A JPS6342215A (ja) | 1986-08-07 | 1986-08-07 | 電子機器 |
| US07/080,011 US4843262A (en) | 1986-08-07 | 1987-07-31 | Pull up or pull down electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185976A JPS6342215A (ja) | 1986-08-07 | 1986-08-07 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6342215A true JPS6342215A (ja) | 1988-02-23 |
Family
ID=16180172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185976A Pending JPS6342215A (ja) | 1986-08-07 | 1986-08-07 | 電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4843262A (ja) |
| JP (1) | JPS6342215A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1331214C (en) * | 1989-01-05 | 1994-08-02 | Kun-Ming Lee | Interfacing control circuit with active circuit charge or discharge |
| US4980582A (en) * | 1989-02-03 | 1990-12-25 | National Semiconductor Corporation | High speed ECL input buffer for vertical fuse arrays |
| US4987322A (en) * | 1989-04-07 | 1991-01-22 | Hewlett-Packard Company | Driver-receiver pair for low noise digital signaling |
| US5029283A (en) * | 1990-03-28 | 1991-07-02 | Ncr Corporation | Low current driver for gate array |
| JPH0468562A (ja) * | 1990-07-10 | 1992-03-04 | Nec Corp | コード設定回路 |
| US5237221A (en) * | 1991-11-25 | 1993-08-17 | Hewlett-Packard Company | On-chip pull-up circuit which may be selectively disabled |
| US5268597A (en) * | 1992-08-19 | 1993-12-07 | Hyundai Electronics America | Output buffer circuit with noise reduction circuit |
| US5329174A (en) * | 1992-10-23 | 1994-07-12 | Xilinx, Inc. | Circuit for forcing known voltage on unconnected pads of an integrated circuit |
| EP0655839B1 (en) * | 1993-11-29 | 2007-01-03 | Fujitsu Limited | Electronic system for terminating bus lines |
| DE102005050692A1 (de) * | 2005-10-18 | 2007-04-19 | Siemens Ag | Funkmodul und Schaltungsanordnung mit einem Funkmodul |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211320A (ja) * | 1985-07-09 | 1987-01-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS62117415A (ja) * | 1985-11-15 | 1987-05-28 | Nec Corp | 論理回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249139B2 (ja) * | 1974-09-04 | 1977-12-15 | ||
| US3906255A (en) * | 1974-09-06 | 1975-09-16 | Motorola Inc | MOS current limiting output circuit |
| JPS6041364B2 (ja) * | 1980-08-29 | 1985-09-17 | 富士通株式会社 | 出力バッファ回路 |
| JPS5769335U (ja) * | 1980-10-14 | 1982-04-26 | ||
| JPS58194430A (ja) * | 1982-05-07 | 1983-11-12 | Nec Corp | インタ−フエ−ス回路 |
| US4581551A (en) * | 1984-03-28 | 1986-04-08 | Motorola, Inc. | Input/output circuit for use with various voltages |
-
1986
- 1986-08-07 JP JP61185976A patent/JPS6342215A/ja active Pending
-
1987
- 1987-07-31 US US07/080,011 patent/US4843262A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211320A (ja) * | 1985-07-09 | 1987-01-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS62117415A (ja) * | 1985-11-15 | 1987-05-28 | Nec Corp | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4843262A (en) | 1989-06-27 |
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