JPS5844819A - スイッチング回路 - Google Patents
スイッチング回路Info
- Publication number
- JPS5844819A JPS5844819A JP57077784A JP7778482A JPS5844819A JP S5844819 A JPS5844819 A JP S5844819A JP 57077784 A JP57077784 A JP 57077784A JP 7778482 A JP7778482 A JP 7778482A JP S5844819 A JPS5844819 A JP S5844819A
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- JP
- Japan
- Prior art keywords
- voltage
- power supply
- load
- output
- switching
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明ＨＦＩＩＴ ’＠用いたスイッチング回路に関
し、特に二熾子の負荷素子ｒ用いて出力電圧を任意の値
に設定することのできるスイッチング回路に関する。
し、特に二熾子の負荷素子ｒ用いて出力電圧を任意の値
に設定することのできるスイッチング回路に関する。
Ｍ工Ｓ−工Ｏのスイッチング回路ａ％製遺工程を簡単に
するためスイッチ素子と負荷素子を共にＭ工Ｓ ＰＥ
Ｔ″′ｃ構成して２９、更に、スイッチングの過渡時に
電流消費？大きくしてスイッチング特性ｒ工くするため
に、負荷素子として汀、ゲートとソース？共に出力端子
に接続したデプリーション形のＭ工Ｓ ＦＦ１Ｔが用
いられる。上記の負荷素子？用いた場合、スイッチ素子
がオフ状態の時の出力レベルは、負荷素子のドレイン電
圧と同じ電位１で上昇するため、ＩＣ内の一部の回路で
信号のハイレベルｒ低くおさえて、ハイレベルカラロー
レベルへのスイッチング時間の短縮ｔはかろうとする場
合は、第３の低インピーダンスの電圧源が必要になる。
するためスイッチ素子と負荷素子を共にＭ工Ｓ ＰＥ
Ｔ″′ｃ構成して２９、更に、スイッチングの過渡時に
電流消費？大きくしてスイッチング特性ｒ工くするため
に、負荷素子として汀、ゲートとソース？共に出力端子
に接続したデプリーション形のＭ工Ｓ ＦＦ１Ｔが用
いられる。上記の負荷素子？用いた場合、スイッチ素子
がオフ状態の時の出力レベルは、負荷素子のドレイン電
圧と同じ電位１で上昇するため、ＩＣ内の一部の回路で
信号のハイレベルｒ低くおさえて、ハイレベルカラロー
レベルへのスイッチング時間の短縮ｔはかろうとする場
合は、第３の低インピーダンスの電圧源が必要になる。
この発明の目的ば外部電源を追加せずに、出力のハイレ
ベルを電源電圧工りも低い任意の値に設定できる高速動
作可能なスイッチング回路を提供することにある。
ベルを電源電圧工りも低い任意の値に設定できる高速動
作可能なスイッチング回路を提供することにある。
不発明に工ればスイッチング素子と該スイッチング素子
の出力点にゲートとソースが接続されたデプリーション
形の第１の電界効果トランジスタとｒ有する直列回路と
、この直列回路と電源端子との間に介挿さｆＬ７ｔエン
ハンスメントＷの第２の電界効果トランジスタと、第２
の電界効果トランジスタのゲートに電圧ｒ印加する手段
とｒＭするスイッチング回路が得られる。
の出力点にゲートとソースが接続されたデプリーション
形の第１の電界効果トランジスタとｒ有する直列回路と
、この直列回路と電源端子との間に介挿さｆＬ７ｔエン
ハンスメントＷの第２の電界効果トランジスタと、第２
の電界効果トランジスタのゲートに電圧ｒ印加する手段
とｒＭするスイッチング回路が得られる。
以下第１図及び第２図會参照して、不発明の一実施例を
説明する。第１図はそれぞれの素子にＮチャネルＭ工５
ＦＩＤＴ’ｉ使用して構成した不発明の−実施例？示す
スイッチング回路であり、スイッチ素子Ｑｓは、共通線
（ＧＮ、Ｄ）と出力端子１０との間に接続され、負荷素
子ＱＬのゲート電＝とソース′邂極ぼ出力端子１０に１
ドレイン電極は出力電圧制限素子Ｑｌ＋のソース電極
に接続され（接続点１１）、’Ｆた出力電圧制限素子Ｑ
ｌｌのゲート電極に電圧源ＶＧ に接続され、ドレイン
電極は高電位１（ＶＤＤ）に接続されている。ここで出
力電圧制限素子Ｑ８とスイッチ素子ＱａＦ１エンノＡン
スメント形、負荷素子ＱＬはテブリーション形のＭＩＳ
ＦＥＴ である。第１図の回路の負荷特性を第２凶に
示す。２２は負荷素子Ｑ′Ｌのドレイン−極の間ｔショ
ートした時の出力電圧制限素子ＱＪＩの負荷特性を示し
、ドレイン電流が流几ない時の電圧（ＶＧＶＴ）は出力
電圧制限素子ＱＢＩのソース電圧がゲート電極の東土■
Ｇ↓りもスレッシュホールド（社）圧ＶＴ分だけ低くな
ること勿表わし、筐た２２の傾きが也直に近いのは、Ｑ
Ｅのチャネル長りりも太きくして大きなコンダクタンス
を持たせることに↓すＱｍ ｋ電流制限素子としてでな
く、電圧制限系子として動作させているためである。２
３に負荷素子ＱＬのドレイン区極ｒ上訛硫圧制限素子Ｑ
ｌのソース′電圧（Ｖｏ Ｖ、Ｔ）と同じ電圧７発生
し、内部インピーダンスが零の電圧源に接続した場合の
負荷特性會示す。２４ｒｌ［電圧制限素子Ｑ３と負荷電
子Ｑ’Ｌヶ：直列に接続した第１図の回路の負荷特注で
、２２と２３から容易に求められるものである。２５は
ゲート電圧ｋＶａ としＬエンハンスメント形Ｍ工５
ＦＦｉＴ２２４と同程腿の負荷電流ケ持つ負荷素子とし
た場合の負荷特性７表わし、電圧制限系子Ｑ、のコンダ
クタンスｋ 約Ｗ 分の−にした場合の負荷特性に一致
する。
説明する。第１図はそれぞれの素子にＮチャネルＭ工５
ＦＩＤＴ’ｉ使用して構成した不発明の−実施例？示す
スイッチング回路であり、スイッチ素子Ｑｓは、共通線
（ＧＮ、Ｄ）と出力端子１０との間に接続され、負荷素
子ＱＬのゲート電＝とソース′邂極ぼ出力端子１０に１
ドレイン電極は出力電圧制限素子Ｑｌ＋のソース電極
に接続され（接続点１１）、’Ｆた出力電圧制限素子Ｑ
ｌｌのゲート電極に電圧源ＶＧ に接続され、ドレイン
電極は高電位１（ＶＤＤ）に接続されている。ここで出
力電圧制限素子Ｑ８とスイッチ素子ＱａＦ１エンノＡン
スメント形、負荷素子ＱＬはテブリーション形のＭＩＳ
ＦＥＴ である。第１図の回路の負荷特性を第２凶に
示す。２２は負荷素子Ｑ′Ｌのドレイン−極の間ｔショ
ートした時の出力電圧制限素子ＱＪＩの負荷特性を示し
、ドレイン電流が流几ない時の電圧（ＶＧＶＴ）は出力
電圧制限素子ＱＢＩのソース電圧がゲート電極の東土■
Ｇ↓りもスレッシュホールド（社）圧ＶＴ分だけ低くな
ること勿表わし、筐た２２の傾きが也直に近いのは、Ｑ
Ｅのチャネル長りりも太きくして大きなコンダクタンス
を持たせることに↓すＱｍ ｋ電流制限素子としてでな
く、電圧制限系子として動作させているためである。２
３に負荷素子ＱＬのドレイン区極ｒ上訛硫圧制限素子Ｑ
ｌのソース′電圧（Ｖｏ Ｖ、Ｔ）と同じ電圧７発生
し、内部インピーダンスが零の電圧源に接続した場合の
負荷特性會示す。２４ｒｌ［電圧制限素子Ｑ３と負荷電
子Ｑ’Ｌヶ：直列に接続した第１図の回路の負荷特注で
、２２と２３から容易に求められるものである。２５は
ゲート電圧ｋＶａ としＬエンハンスメント形Ｍ工５
ＦＦｉＴ２２４と同程腿の負荷電流ケ持つ負荷素子とし
た場合の負荷特性７表わし、電圧制限系子Ｑ、のコンダ
クタンスｋ 約Ｗ 分の−にした場合の負荷特性に一致
する。
２０と２１はそ几ぞ庇スイッチ素子Ｑｌｌのオン状態と
オフ状６における動作曲線を表わし、各負荷特性曲線２
３〜２５との父点はそれぞれの負荷素子會使用した場合
のオン状態及びオフ状態での出力レベルを表わしている
。
オフ状６における動作曲線を表わし、各負荷特性曲線２
３〜２５との父点はそれぞれの負荷素子會使用した場合
のオン状態及びオフ状態での出力レベルを表わしている
。
本発明ン用いた場合の長所げ、負荷特性２４が、（ＶＧ
ＶＴ）の電圧を持つ低インピーダンスの電圧源に接
続されたデプリーション形Ｍ工ＳＦ’ＢＴの負荷特性２
３に近く、２５に示す工うなエンハンスメン）Ｍ工５Ｆ
Ｆｌ’ｌｅ−飽和領域で用い７を場合の負荷特性にくら
べてスイッチングの過渡時における電流消費聖火きくし
て、スイッチング速度の′向上がほかれることと、出力
ハイレベル設定用電圧源（ｖｏ）の内部インピーダンス
σ高くてもよいため集積回路とした場合の電源設定回路
の占有面積に十分小さくてすみ、′！Ｆたその電圧も任
意に設定できることである。
ＶＴ）の電圧を持つ低インピーダンスの電圧源に接
続されたデプリーション形Ｍ工ＳＦ’ＢＴの負荷特性２
３に近く、２５に示す工うなエンハンスメン）Ｍ工５Ｆ
Ｆｌ’ｌｅ−飽和領域で用い７を場合の負荷特性にくら
べてスイッチングの過渡時における電流消費聖火きくし
て、スイッチング速度の′向上がほかれることと、出力
ハイレベル設定用電圧源（ｖｏ）の内部インピーダンス
σ高くてもよいため集積回路とした場合の電源設定回路
の占有面積に十分小さくてすみ、′！Ｆたその電圧も任
意に設定できることである。
以上の実施例ではＮチャネルＭ工８ ＦＦｌｔＴ回路に
ついて説明したが、電源の極性ヶ逆にすることに↓って
ＰチャネルＭ工８１！’ＥＴ回路にも同様に連相できる
。
ついて説明したが、電源の極性ヶ逆にすることに↓って
ＰチャネルＭ工８１！’ＥＴ回路にも同様に連相できる
。
（５）
第１図は不発明の一実施例を示す回路図で、Ｑｓμスイ
ッチ素子、Ｑ４．ｉ”Ｉ負荷索子ｓ Ｑｌは出力電圧制
限素子である。 第２図ｒ］：第１図の回路σ）動作？示す電圧対′耐流
％性図で、２０．２１はスイッチ素子の動作％性、２２
〜２５は負荷素子の負荷特性會示す。 代理人 弁理士 内 原 晋 （６）
ッチ素子、Ｑ４．ｉ”Ｉ負荷索子ｓ Ｑｌは出力電圧制
限素子である。 第２図ｒ］：第１図の回路σ）動作？示す電圧対′耐流
％性図で、２０．２１はスイッチ素子の動作％性、２２
〜２５は負荷素子の負荷特性會示す。 代理人 弁理士 内 原 晋 （６）
Claims (1)
- スイッチング素子と該スイッチング素子の出力点にゲー
トとソースが接読されたデプリーション型のｍｌの電界
効果トランジスタと全層する直列回路と、この直列回路
と電源端子との間に介挿されたエンハンスメン）２１の
第２の電界効果トランジスタと、第２の電界効界トラン
ジスタのゲートに所足電圧會印加する手段と全層するこ
とを特徴とするスイッチング回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077784A JPS5844819A (ja) | 1982-05-10 | 1982-05-10 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077784A JPS5844819A (ja) | 1982-05-10 | 1982-05-10 | スイッチング回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4921577A Division JPS53133359A (en) | 1977-04-27 | 1977-04-27 | Switching circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5844819A true JPS5844819A (ja) | 1983-03-15 |
Family
ID=13643594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57077784A Pending JPS5844819A (ja) | 1982-05-10 | 1982-05-10 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844819A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249215A (en) * | 1975-10-17 | 1977-04-20 | Nippon Steel Corp | Airtight material for refractories |
| JPS53133359A (en) * | 1977-04-27 | 1978-11-21 | Nec Corp | Switching circuit |
-
1982
- 1982-05-10 JP JP57077784A patent/JPS5844819A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249215A (en) * | 1975-10-17 | 1977-04-20 | Nippon Steel Corp | Airtight material for refractories |
| JPS53133359A (en) * | 1977-04-27 | 1978-11-21 | Nec Corp | Switching circuit |
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