KR960039604A - 클램프 반도체 회로 - Google Patents

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KR960039604A
KR960039604A KR1019950039558A KR19950039558A KR960039604A KR 960039604 A KR960039604 A KR 960039604A KR 1019950039558 A KR1019950039558 A KR 1019950039558A KR 19950039558 A KR19950039558 A KR 19950039558A KR 960039604 A KR960039604 A KR 960039604A
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후미끼 사또
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기따오까 다까시
미쓰비시덴키 가부시끼가이샤
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    • H—ELECTRICITY
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Abstract

신호선을 소정 전압으로 클램프하는 반도체 회로로서, 구성 회로 소자 수를 줄이고 바람직하지 않은 전류 흐름을 피하기 위해, 신호선, 신호선과 전원 단자사이에 개재하고 서로 직렬로 접속된 제1도전형의 제1트랜지스터와 제2도전형의 제2트랜지스터 및 전원 단자와 상기 신호선 사이에 개재하고 제1트랜지스터와 동일 도전형의 제3트랜지스터를 구비하며, 제1 및 제3트랜지스터의 게이트는 제1트랜지스터와 제2트랜지스터 사이의 노드에 접속되고, 제2트랜지스터의 게이트에는 소정 전압이 공급되도록 마련한다.
이러한 클램프 반도체 회로를 사용하는 것에 의해, 전원에서 신호선으로의 바람직하지 않는 저류 흐름이 차단된다.

Description

클램프 반도체 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 클램프 반도체 회로의 구성을 도시한 블록도, 제4도는 본 발명의 제2실시예에 따른 클램프 반도체 회로의 구성을 도시한 블록도.

Claims (14)

  1. 신호선을 소정 전압으로 유지하는 클램프 반도체 회로에 있어서, 신호선, 상기 신호선과 전원 단자사이에 개지하고, 서로 직렬로 접속된 제1도전형의 제1트랜지스터 및 제2도전형의 제2트랜지스터 및 상기 전원 단자와 상기 신호선 사이에 개재하고 상기 제1트랜지스터와 동일 도전형의 제3트랜지스터를 포함하며, 상기 제1 및 제3트랜지스터의 게이트는 상기 제1트랜지스터와 상기 제2트랜지스터 사이의 노드에 접속되고, 상기 제2트랜지스터의 게이트에는 소정 전압이 공급되는 것을 특징으로 하는 클램프 반도체 회로.
  2. 제1항에 있어서, 상기 전원 단자와 상기 제2트랜지스터 사이에 개재하고 게이트가 제2전원 단자에 접속되며 상기 제1트랜지스터와 동일 도전형의 제4트랜지스터를 더 포함하는 것을 특징으로 하는 클램프 반도체 회로.
  3. 제1항에 있어서, 상기 제1 및 제3트랜지스터는 p형 트랜지스터이고, 상기 제2트랜지스터는 n형 트랜지스터인 것을 특징으로 하는 클램프 반도체 회로.
  4. 제1항에 있어서, 상기 제1 및 제3트랜지스터는 n형 트랜지스터이고, 상기 제2트랜지스터는 p형 트랜지스터인 것을 특징으로 하는 클램프 반도체 회로.
  5. 제1항에 있어서, 상기 전원 단자는 접지 전원에 접속되는 것을 특징으로 하는 클램프 반도체 회로.
  6. 신호선을 소정 전압으로 유지하는 클램프 반도체 회로에 있어서, 신호선, 소스가 전원 단자에 접속되고 드레인 및 게이트가 서로 접속된 제1도전형의 제1트랜지스터, 소스가 상기 신호선에 접속되고 드레인이 상기 제1트랜지스터의 드레인에 접속된 제2도전형의 제2트랜지스터 및 소스가 상기 전원 단자에 접속되고 드레인이 상기 신호선에 접속되고 게이트가 상기 제1트랜지스터와 제2트랜지스터 사이의 노드 및 상기 제1트랜지스터의 게이트에 접속되며 상기 제1트랜지스터와 동일 도전형의 제3트랜지스터를 포함하며, 상기 제2트랜지스터의 게이트에는 소정 저압이 공급되는 것을 특징으로 하는 클램프 반도체 회로.
  7. 제6항에 있어서, 소스가 상기 전원 단자에 접속되고 드레인이 상기 제2트랜지스터의 드레인에 접속되고 게이트가 제2전원 단자에 접속되며 상기 제1트갠지스터와 동일 도전형의 제4트랜지스터를 더 포함하는 것을 특징으로 하는 클램프 반도체 회로.
  8. 제6항에 있어서, 상기 제1 및 제3트랜지스터는 p형 트랜지스터이고 상기 제2트랜지스터는 n형 트랜지스터인 것을 특징으로 하는 클램프 반도체 회로.
  9. 제6항에 있어서, 상기 제1 및 제3트랜지스터는 n형 트랜지스터이고 상기 제2트랜지스터는 p형 트랜지스터인 것을 특징으로 하는 클램프 반도체 회로.
  10. 제6항에 있어서, 상기 전원 단자는 접지 전원에 접속되는 것을 특징으로 하는 클램프 반도체 회로.
  11. 신호선을 소정 전압으로 유지하는 클램프 반도체 회로에 있어서, 신호선, 상기 신호선과 전원 단자 사이에 개재하고 서로 직렬 접속된 제1도전형의 제1트랜지스터 및 제2도전형의 제2트랜지스터 및 제3트랜지스터 및 상기 전원 단자와 상기 신호선 사이에 개재하고 상기 제1트랜지스터와 동일 도전형의 제4트랜지스터를 포함하며, 상기 제1 및 제4트랜지스터의 게이트는 상기 제1트랜지스터와 상기 제2트랜지스터의 사이의 노드에 접속되고, 상기 제2트랜지스터의 게이트에는 저1소정 전압이 공급되고 상기 제3트랜지스터의 게이트에는 제2소정전압이 공급되는 것을 특징으로 하는 클램프 반도체 회로.
  12. 제11항에 있어서, 상기 전원 단자와 상기 제2트랜지스터 사이에 개재하고 게이트가 상기 제2전원 단자에 접속되며 상기 제1트랜지스터와 동일 도전형의 제5트랜지스터를 더 포함하는 것을 특징으로 하는 클램프 반도체 회로.
  13. 신호선을 소정 접압으로 유지하는 클램프 반도체 회로에 있어서, 신호선, 소스가 전원 단자에 접속되고 드레인 및 게이트가 서로 접속된 제1도전형의 제1트랜지스터, 드레인이 상기 제1트랜지스터의 드레인에 접속된 제2도전형의 제2트랜지스터, 소스가 상기 신호선에 접속되고 드레인이 상기 제2트랜지스터의 소스에 접속되며 상기 제2트랜지스터와 동일한 도전형의 제3트랜지스터 및 소스가 상기 전원 단자에 접속되고 드레인이 상기 신호선에 접속되고 게이트가 상기 제1트랜지스터와 상기 제2트랜지스터 사이의 노드 및 상기 제1트랜지스터의 게이트에 접속되며 상기 제1트랜지스터와 동일 도전형의 제4트랜지스터를 포함하며, 상기 제2트랜지스터의 게이트에는 제1소정 전압이 공급되고 상기 제3트랜지스터의 게이트에는 제2소정 전압이 공급되는 것을 특징으로 하는 클램프 반도체 회로.
  14. 제13항에 있어서. 소스가 상기 전원 단자에 접속되고 드레인이 상기 제2트랜지스터의 드레인에 접속되고 게이트가 제2전원 단자에 접속되며 상기 제1트랜지스터와 동일 도전형의 제5트랜지스터를 더 포함하는 것을 특징으로 하는 클램프 반도체 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950039558A 1995-04-21 1995-11-03 클램프 반도체회로 KR0158749B1 (ko)

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