KR0158749B1 - 클램프 반도체회로 - Google Patents

클램프 반도체회로 Download PDF

Info

Publication number
KR0158749B1
KR0158749B1 KR1019950039558A KR19950039558A KR0158749B1 KR 0158749 B1 KR0158749 B1 KR 0158749B1 KR 1019950039558 A KR1019950039558 A KR 1019950039558A KR 19950039558 A KR19950039558 A KR 19950039558A KR 0158749 B1 KR0158749 B1 KR 0158749B1
Authority
KR
South Korea
Prior art keywords
transistor
power supply
signal line
supply terminal
semiconductor circuit
Prior art date
Application number
KR1019950039558A
Other languages
English (en)
Other versions
KR960039604A (ko
Inventor
후미끼 사또
Original Assignee
기따오까 다까시
미쯔비시덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기따오까 다까시, 미쯔비시덴끼 가부시끼가이샤 filed Critical 기따오까 다까시
Publication of KR960039604A publication Critical patent/KR960039604A/ko
Application granted granted Critical
Publication of KR0158749B1 publication Critical patent/KR0158749B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/003—Changing the DC level
    • H03K5/007—Base line stabilisation

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)

Abstract

신호선을 소정 전압으로 클램프하는 반도체 회로로서, 구성 회로 소자 수를 줄이고 바람직하지 않은 전류 흐름을 피하기 위해, 신호선, 신호선과 전원 단자 사이에 개재하고 서로 직렬로 접속된 제1도전형의 제1트랜지스터와 제2도전형의 제2트랜지스터 및 전원 단자와 상기 신호선 사이에 개재하고 제1트랜지스터와 동일 도전형의 제3트랜지스터를 구비하며, 제1 및 제3트랜지스터의 게이트는 제1트랜지스터와 제2트랜지스터 사이의 노드에 접속되고, 제2트랜지스터의 게이트에는 소정 전압이 공급되도록 마련한다.
이러한 클램프 반도체 회로를 사용하는 것에 의해, 전원에서 신호선으로의 바람직하지 않은 전류 흐름이 차단된다.

Description

클램프 반도체 회로 (CLAMPING SEMICONDUCTOR CIRCUIT)
제1도는 종래 클램프 회로의 구성을 도시한 블럭도.
제2도는 제1도의 차동 증폭기의 구성을 도시한 블럭도.
제3도는 본 발명의 제1실시예에 따른 클램프 반도체 회로의 구성을 도시한 블럭도.
제4도는 본 발명의 제2실시예에 따른 클램프 반도체 회로의 구성을 도시한 블럭도.
제5도는 본 발명의 제3실시예에 따른 클램프 반도체 회로의 구성을 도시한 블럭도.
제6도는 본 발명의 제4실시예에 따른 클램프 반도체 회로의 구성을 도시한 블럭도.
제7도는 제1실시예의 트랜지스터의 도전형을 변경함으로써 형성된 클램프 반도체 회로의 구성을 도시한 블럭도.
제8도는 제1실시예의 전원을 접지 전원으로 대체해서 형성된 클램프 반도체 회로의 구성을 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : 차동 증폭기 2, 3, 4, 9, 11 : N채널 트랜지스터
5, 6, 7, 8, 10 : P채널 트랜지스터
본 발명은 클램프 반도체 회로에 관한 것이다.
클램프 회로는 신호선의 전압을 소정 레벨로 유지하기 위해 사용된다. 제1도는 차동 증폭기를 사용하는 그러한 클램프 회로의 블럭도이다. 차동 증폭기(1)는 그의 정 입력 단자(+)에서 기준 전압 VREF를 받고 그의 부 입력 단자(-)에 있어서 소정 레벨로 전압이 유지되어 있는 신호선L에 접속되어 있다. 차동 증폭기(1)의 출력 전압은 전원 VCC와 신호선L사이에 개재한 N채널 전계 효과 트랜지스터(이하, N채널 트랜지스터라 한다)(2)의 게이트에 입력된다.
이러한 클램프 회로는 다음과 같이 동작한다. 차동 증폭기(1)는 매우 높은 이득을 갖는 이상적인 차동 증폭기인 것으로 한다. 신호선L의 전압V가 기준 전압 VREF보다 낮은 경우, 차동 증폭기(1)의 부 입력 단자(-)에 공급된 전압이 그의 정 입력 단자(+)에 공급된 전압보다 낮으므로, 차동 증폭기(1)는 전원 VCC의 전압에 가까운 전압을 출력한다. 출력 전압이 N채널 트랜지스터(2)의 게이트에 입력되는 것에 의해 N채널 트랜지스터(2)가 도통하게 된다. 이것에 의해 전류가 N채널 트랜지스터(2)를 거쳐 전원VCC에서 신호선L로 흐르게 됨으로써, 신호선L은 그 전압으로 충전된다. 신호선L의 전압이 증가할 때, 차동 증폭기(1)의 부 입력 단자(-)의 전압과 그의 정 입력 단자(+)의 전압사이의 차가 적어지므로, 차동 증폭기(1)의 출력 전압은 감소하게 된다.
차동 증폭기(1)의 출력 전압이 N채널 트랜지스터(2)의 스레쉬홀드 전압 Vth와 신호선L의 전압V의 합을 초과할 때, N채널 트랜지스터(2)는 도통하게 된다. 차동 증폭기(1)의 이득이 매우 크므로, 부 입력 단자(-)의 입력 전압과 정 입력 단자(+)의 전압사이의 차는 이 점에 있어서 매우 작다. 따라서, N채널 트랜지스터(2)가 비도통일때 클램프된 신호선L의 전압V는 기준 전압 VREF와 실질적으로 같다.
신호선L의 전압V가 기준 전압 VREF보다 높을 때, 차동 증폭기(1)의 출력 전압은 신호선L의 전압V와 스레쉬홀드 전압 Vth의 합보다 낮게 되고, N채널 트랜지스터(2)는 비도통으로 된다.
제2도는 제1도의 차동 증폭기(1)가 N채널 트랜지스터 및 P채널 전계 효과 트랜지스터(이하, P채널 트랜지스터라 한다)로 구성된 클램프 회로의 블럭도이다. 차동 증폭기(1)는 P채널 트랜지스터(5),P채널 트랜지스터(6), N채널 트랜지스터(3), 및 N채널 트랜지스터(4)를 포함한다. P채널 트랜지스터(5) 및 (6)의 소스는 전원VCC에 접속되고, 그들의 드레인은 N채널 트랜지스터(3) 및 (4)의 드레인에 각각 접속된다. N채널 트랜지스터(3) 및 (4)의 소스는 접지된다. P채널 트랜지스터(5) 및 (6)의 게이트는 서로 접속되고, 그들 사이의 노드는 P채널 트랜지스터(5)와 N채널 트랜지스터(3)의 드레인 사이의 노드에 접속된다. N채널 트랜지스터(3)의 게이트에는 기준 전압 VREF가 공급된다.
P채널 트랜지스터(6)와 N채널 트랜지스터(4)의 드레인 사이의 노드는 N채널 트랜지스터(2)의 게이트에 접속된다. N채널 트랜지스터(4)의 게이트는 신호선L에 접속된다. N채널 트랜지스터(2)의 드레인은 전원VCC에 접속되고, 그의 소스는 N채널 트랜지스터(4)의 게이트 및 신호선L에 접속된다. 그렇게 구성된 차동 증폭기(1)는 N채널 트랜지스터(4) 및 P채널 트랜지스터(6) 모두가 포화 상태에서 동작할 때 큰 이득을 가지므로, 동작중 그들을 통해 전류가 항상 흐르게 된다. 그러한 클램프 회로는 차동 증폭기를 사용하므로, 다수의 회로소자를 필요로 하여 복잡하게 된다. 또한, 신호선L에 전류를 공급하는 N채널 트랜지스터(2)가 비도통일때에도 차동 증폭기(1)의 N채널 트랜지스터(4) 및 P채널 트랜지스터(6)를 통해 계속 전류가 흐르게 되므로, 전력 소비가 많다는 다른 문제도 있다.
이러한 문제를 극복하기 위한 증폭기는 일본국 특허 공개공보 1-165211(1989)호에 기재되어 있다. 이 증폭기는 차동 증폭 유닛, 상기 차동 증폭 유닛의 출력에 따라 차동하는 구동 회로, 상기 차동 증폭 유닛과 전원사이에 개재한 스위칭 소자, 및 상기 스위칭 소자의 온/오프 상태에 따라 소정 레벨로 상기 구동 회로의 입력 레벨을 클램프하기 위해 상기 스위칭 소자를 온/오프함으로써 차동 증폭 유닛으로의 전류 공급을 제어하는 수단을 포함한다. 스위칭 소자가 오프일때, 이 증폭기에 있어서 차동 전류가 전원으로부터 공급되지 않으므로, 차동 증폭 유닛에서는 그다지 전력이 소비되지 않는다.
그러나, 이 증폭기는 차동 증폭 유닛이므로, 다수의 회로 소자로 구성되어 복잡한 구성을 갖는다. 또한, 구동 회로의 트랜지스터가 비도통일때에도 차동 증폭 유닛의 트랜지스터를 통해 전류가 흐르므로, 바람직하지 않은 전류를 차단하기 위한 부가적인 트랜지스터가 필요하게 된다. 이 부가적인 트랜지스터는 회로 소자의 수를 증가시킨다.
본 발명은 상술한 문제를 극복하기 위해 이루어진 것으로, 그의 목적은 적은 수의 회로 소자로 구성할 수 있고 바람직하지 않은 전류 흐름을 피할 수 있는 반도체 회로를 제공하는 것이다.
본 발명의 클램프 반도체 회로는 신호선, 전원 단자와 상기 신호선 사이에 개재하고 서로 직렬로 접속되며 하나의 도전형의 제1트랜지스터 및 다른 도전형의 제2트랜지스터, 및 상기 전원 단자와 신호선 사이에 개재하고 상기 제1트랜지스터와 동일한 도전형의 제3트랜지스터를 포함한다. 제1 및 제3트랜지스터의 게이트는 제1트랜지스터와 제2트랜지스터 사이의 노드에 접속되고, 제2트랜지스터의 게이트에는 소정 전압이 공급된다.
본 발명의 클램프 반도체 회로의 하나의 특징에 있어서, 제1트랜지스터의 소스는 전원 단자에 접속되고, 그의 드레인 및 게이트는 서로 접속된다. 제2트랜지스터의 소스는 신호선에 접속되고, 그의 드레인은 제1트랜지스터의 드레인에 접속된다. 제3트랜지스터의 소스는 전원 단자에 접속되고, 그의 드레인은 신호선에 접속되며, 그의 게이트는 제1트랜지스터의 게이트 및 제1트랜지스터와 제2트랜지스터 사이의 노드에 접속된다.
본 발명의 하나의 특징에 있어서, 제1 및 제3트랜지스터는 p형 트랜지스터이고 제2트랜지스터는 n형 트랜지스터이거나 또는 제1 및 제3트랜지스터는 n형 트랜지스터이고 제2트랜지스터는 p형 트랜지스터이다.
본 발명의 다른 특징에 있어서, 전원 단자는 접지 전원에 접속된다.
따라서, 신호선의 전압이 소정 전압보다 낮게 될때, 제1, 제2 및 제3트랜지스터가 각각 도통으로 됨으로써, 전원 단자에서 신호선으로 전류가 공급된다. 신호선의 전압이 소정 전압과 같게 될 때, 제1, 제2 및 제3트랜지스터가 각각 비도통으로 됨으로써, 신호선으로 흐르는 전류는 차단된다. 따라서, 신호선이 소정 전압으로 클램프될때 바람직하지 않은 전류의 흐름은 없다.
또한, 본 발명의 클램프 반도체 회로는 전원 단자와 제2트랜지스터 사이에 개재하고 도전형이 제1트랜지스터와 동일하며 그의 게이트가 제2전원 단자에 접속된 제4트랜지스터를 더 포함한다.
본 발명의 다른 특징에 있어서, 제4트랜지스터의 소스는 전원 단자에 접속되고, 그의 드레인은 제2트랜지스터의 드레인에 접속되며, 그의 게이트는 제2전원 단자에 접속된다.
따라서, 제2트랜지스터가 비도통인 경우, 게이트가 서로 접속된 제1 및 제3트랜지스터의 스레쉬홀드 전압이 서로 같지 않을때에도, 제1 및 제3트랜지스터를 실패없이 비도통으로 할 수 있으므로, 바람직하지 않은 전류가 그곳을 통해 흐르는 것이 방지된다.
또한, 본 발명의 반도체 클램프 회로는 신호선, 서로 직렬 접속되고 전원 단자와 신호선 사이에 개재하며 하나의 도전형의 제1트랜지스터, 및 다른 도전형의 제2 및 제3트랜지스터, 및 전원 단자와 신호선 사이에 개재하고 제1트랜지스터와 동일한 도전형의 제4트랜지스터를 포함한다. 제1 및 제4트랜지스터의 게이트는 제1트랜지스터와 제2트랜지스터 사이의 노드에 접속된다. 제2트랜지스터의 게이트에는 제1소정 전압이 공급되고, 제3트랜지스터의 게이트에는 제2소정 전압이 공급된다.
본 발명의 다른 특징에 있어서, 제1트랜지스터의 소스는 전원 단자에 접속되고, 그의 드레인 및 게이트는 서로 접속된다. 제2트랜지스터의 드레인은 제1트랜지스터의 드레인에 접속된다. 제3트랜지스터의 소스는 신호선에 접속되고, 그의 드레인은 제2트랜지스터의 소스에 접속된다. 제4트랜지스터의 소스는 전원 단자에 접속되고, 그의 드레인은 신호선에 접속되며, 그의 게이트는 제1트랜지스터의 게이트 및 제1트랜지스터와 제2트랜지스터 사이의 노드에 접속된다.
따라서, 신호선의 전압이 소정 전압과 같을 때, 제1, 제2 및 제3트랜지스터는 제2소정 전압의 공급으로 인해 비도통으로 되고, 이것에 의해 신호선으로의 전류 흐름이 차단된다. 또한, 제2트랜지스터는 제1소정 전압의 공급으로 인해 비도통으로 되고, 이것에 의해 제3트랜지스터를 통한 전류 흐름이 완전히 차단된다. 따라서, 바람직하지 않은 전류가 더욱 회피된다.
본 발명의 또 다른 특징에 있어서, 본 발명의 클램프 반도체 회로는 전원 단자와 제2트랜지스터 사이에 개재하고 게이트가 제2전원 단자에 접속되며 제1트랜지스터와 동일한 도전형의 제5트랜지스터를 더 포함한다.
본 발명의 또 다른 특징에 있어서, 제5트랜지스터의 소스는 전원 단자에 접속되고, 그의 드레인은 제2트랜지스터의 드레인에 접속되며, 그의 게이트는 제2전원 단자에 접속된다.
따라서, 제2트랜지스터가 비도통으로 된 경우, 게이트가 서로 접속된 제1 및 제4트랜지스터의 스레쉬홀드 전압이 서로 같지 않을때에도, 제1 및 제4트랜지스터가 실패없이 비도통으로 되므로, 그곳을 통해 바람직하지 않은 전류가 흐르는 것이 방지된다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 본 발명의 실시예를 첨부 도면에 따라 상세히 설명한다.
제3도는 본 발명의 제1실시예에 따른 클램프 반도체 회로의 구성을 도시한 블럭도이다. 제1P채널 트랜지스터(8)의 소스는 전원 Vcc에 접속되고, 그의 드레인은 N채널 트랜지스터(9)의 드레인에 접속된다. P채널 트랜지스터(8) 및 N채널 트랜지스터(9)의 드레인 사이의 노드는 P채널 트랜지스터(8)의 게이트 및 제2P채널 트랜지스터(7)의 게이트에 접속된다. P채널 트랜지스터(7)의 소스는 다른 전원 Vcc에 접속된다. N채널 트랜지스터(9)의 소스및 P채널 트랜지스터(7)의 드레인은 신호선L에 접속된다. N채널 트랜지스터(9)의 게이트에는 기준 전압VREF가 공급된다. 이 실시예의 반도체 회로가 마련된 전원 단자는 전원 단자 대신 제3도에 도시한 전원 Vcc에 접속된다.
이 반도체 회로는 다음과 같이 동작한다.
신호선L의 전압V가 기준 전압VREF에서 N채널 트랜지스터(9)의 스레쉬홀드 전압Vth를 감산하여 얻은 전압VVREF보다 낮을 때, N채널 트랜지스터(9)가 도통으로 되어, P채널 트랜지스터(8) 및 N채널 트랜지스터(9)의 드레인 사이의 노드에 있어서 전압이 감소하게 된다. 그 결과, P채널 트랜지스터(7) 및 (8)이 모두 도통으로 된다. P채널 트랜지스터(8)는 도통일때 항상 포화 상태이다. P채널 트랜지스터(8) 및 N채널 트랜지스터(9)의 드레인 사이의 노드에서의 전압이 신호선L의 전압V보다 높으므로, P채널 트랜지스터(7)도 이점에서 포화 상태이다. 따라서, P채널 트랜지스터(7)를 통해 흐르는 전류는 P채널 트랜지스터(8)를 통해 흐르는 전류(즉, N채널 트랜지스터(9)를 통해 흐르는 전류) 및 P채널 트랜지스터(7) 및 (8) 사이의 사이즈 비에 의해 결정된다.
신호선L의 전압V가 전압VVREF와 같을 때, N채널 트랜지스터(9)가 비도통이고, 따라서 P채널 트랜지스터(8) 및 N채널 트랜지스터(9)의 드레인 사이의 노드에서의 전압은 P채널 트랜지스터(8)가 비도통으로 될 때까지 증가한다. P채널 트랜지스터(8)가 비도통으로 될 때, P채널 트랜지스터(7)는 동시에 비도통으로 된다.
신호선L의 전압V가 전압VVREF보다 높을 때, N채널 트랜지스터(9)는 비도통으로 되고, 따라서 P채널 트랜지스터(7)는 비도통으로 된다.
이 방식에 있어서, 트랜지스터가 도통일때, 반도체 회로를 통해 흐르는 어떠한 전류도 신호선L로 흐르게 되어 신호선L이 충전된다. 신호선L의 전압이 클램프되어 신호선L이 충전되지 않을 때, 전원Vcc에서 신호선L로 전류가 흐르지 않으므로, 바람직하지 않은 전류 소비가 방지된다. 또한, 차동 증폭기를 사용하지 않음으로써 이 회로의 회로 소자수가 감소된다.
제4도는 본 발명의 제2실시예에 따른 클램프 반도체 회로의 구성을 도시한 블럭도이다. 제3P채널 트랜지스터(10)의 소스는 전원Vcc에 접속되고, 그의 드레인의 P채널 트랜지스터(8) 및 N채널 트랜지스터(9)의 드레인 사이의 노드에 접속된다. P채널 트랜지스터(10)의 게이트는 접지 전원Vss에 접속된다. P채널 트랜지스터(10)를 통해 흐르는 전류는 충분히 작게 억제되므로 신호선L충전시 P채널 트랜지스터(8)를 통해 흐르는 전류에 비해 무시된다. 나머지 구성은 제3도에 도시한 것과 동일하므로 동일한 소자에는 동일한 부호를 사용한다. 이 실시예의 반도체 회로에 마련된 전원 단자는 전원 단자 대신 제4도에 도시된 전원Vcc에 접속된다.
이 반도체 회로는 다음과 같이 동작한다.
신호선L의 전압을 클램프하는 동작은 제3도에 도시한 제1실시예에서 설명한 방식과 마찬가지로 실행된다. 이 반도체 회로에 있어서, P채널 트랜지스터(10)가 항상 도통이므로, P채널 트랜지스터(8) 및 N채널 트랜지스터(9)의 드레인 사이의 노드에서의 전압은 전원Vcc의 전압과 대략 같다. 따라서, N채널 트랜지스터(9)가 비도통일때, P채널 트랜지스터(7)의 스레쉬홀드 전압Vth가 P채널 트랜지스터(8)의 스레쉬홀드 전압과 같지 않은 경우에도, P채널 트랜지스터(7)의 게이트에 전원Vcc만큼 높은 전압이 공급되는 것에 의해 P채널 트랜지스터(7) 및 (8)는 실패없이 비통으로 될 수 있다. 이 방식에 있어서, 신호선L의 전압V가 클램프될때 바람직하지 않은 전류를 완전히 차단할 수 있다.
제5도는 본 발명의 제3실시예에 따른 클램프 반도체 회로의 블럭도이다. N채널 트랜지스터(11)는 P채널 트랜지스터(8)와 N채널 트랜지스터(9) 사이에 개재한다. N채널 트랜지스터(11)의 드레인은 P채널 트랜지스터(8)의 드레인에 접속되고, 그의 소스는 N채널 트랜지스터(9)의 드레인에 접속된다. N채널 트랜지스터(11)의 게이트에는 제어 전압VCN이 공급된다. 나머지 구성은 제3도에 도시한 것과 동일하므로, 동일 소자에는 동일한 부호가 사용되어 있다. 이 실시예의 반도체 회로에 마련된 전원 단자는 전원 단자 대신 제5도에 도시한 전원 Vcc에 접속된다.
이 반도체 회로는 다음과 같이 동작한다. 신호선L의 전압V를 클램프하는 동작은 이 실시예에서 N채널 트랜지스터(11)가 도통일 때 제3도에 도시한 제1실시예에서 설명한 것과 마찬가지로 실행된다. 이 회로에 있어서, N채널 트랜지스터(11)는 제어 전압VCN이 접지 전압과 같을 때 비도통으로 된다. 그후, P채널 트랜지스터(8)와 N채널 트랜지스터(11) 사이의 노드에서의 전압이 증가하여 P채널 트랜지스터(7)라 비도통으로 되는 것에 의해, 전원Vcc에서 신호선L로의 전류 흐름이 완전히 차단된다. 따라서, 신호선L의 전압V가 클램프 될때 전원Vcc로부터 바람직하지 않은 전류가 흐르는 것이 방지된다.
제6도는 본 발명의 제4실시예에 따른 반도체 회로의 블럭도이다. P채널 트랜지스터(10)는 P채널 트랜지스터(8)와 N채널 트랜지스터(11) 사이의 노드와 전원Vcc사이에 개재한다. P채널 트랜지스터(10)의 게이트는 접지 전원Vss에 접속된다. 나머지 구성은 제5도에 도시한 것과 동일하고, 동일한 소자에는 동일한 참조 부호가 사용되어 있다. 이 실시예의 반도체 회로에 마련된 전원 단자는 전원 단자 대신 제6도에 도시한 전원Vcc에 접속되어 있다.
이 반도체 회로는 다음과 같이 동작한다. 신호선L의 전압V를 클램프하는 동작은 제5도에 도시한 제3실시예에서 설명한 것과 마찬가지로 실행된다. 이 반도체 회로에 있어서, P채널 트랜지스터(10)는 항상 도통이고, P채널 트랜지스터(10) 및 (8)과 n채널 트랜지스터(11)사이의 노드에서의 전압은 전원Vcc의 전압에 가깝다. N채널 트랜지스터(11)는 제어 전압VCN이 접지 전압과 같을 때 비도통으로 된다. 그후, P채널 트랜지스터(8) 및 (10)과 N채널 트랜지스터(11)사이의 노드에서의 전압이 증가하여 P채널 트랜지스터(7)가 도통으로 되는 것에 의해, 전원Vcc에서 신호선L로의 전류 흐름이 완전히 차단된다. 이 방식으로 신호선L의 전압V가 클램프될때 전원Vcc로부터 바람직하지 않은 전류가 흐르지 않게 된다. 또한, 제4도에 도시한 제2실시예와 마찬가지로, P채널 트랜지스터(7) 및 (8)의 스레쉬홀드 전압이 서로 같지 않을 때에도, P채널 트랜지스터(7) 및 (8)를 실패없이 비도통으로 할 수 있다.
P채널 트랜지스터를 N채널 트랜지스터로, N채널 트랜지스터를 P채널 트랜지스터로, 전원을 접지 전원으로, 그리고 접지 전원을 전원으로 바꾸어도 동일한 효과를 얻을 수 있는 것은 물론이다. 제7도는 제1실시예의 트랜지스터의 도전형을 변경하여 얻은 반도체 회로 구성의 블럭도이다. 제8도는 제1실시예의 전원을 접지 전원으로 바꾸어 얻은 반도체 회로 구성의 블럭도이다. 이들 도면에 있어서, 동일한 참조 부호가 대응하는 소자에 사용되며, 여기서는 그의 상세한 설명을 생략한다. 제8도의 반도체 회로에 마련된 전원 단자는 전원 단자 대신 제8도에 도시한 접지 전원Vss에 접속되어 있다.
상술한 바와 같이, 본 클램프 반도체 회로는 차동 증폭기를 사용하는 일 없이 적은 수의 회로 소자로 구성될 수 있다. 또한, 신호선이 어떤 전압으로 충전되지 않을 때, 바람직하지 않은 전류가 소비되는 것이 방지된다. 또한, 게이트가 서로 접속된 트랜지스터의 스레쉬홀드 전압이 서로 같지 않을 때에도, 신호선이 어떤 전압으로 충전되지 않는 경우 양 트랜지스터를 비도통으로 할 수 있는 것에 의해, 바람직하지 않는 전류가 소비되는 것을 방지할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위 내에서 여러가지로 변경가능한 것은 물론이다.

Claims (14)

  1. 신호선을 소정 전압으로 유지하는 클램프 반도체 회로에 있어서, 신호선, 상기 신호선과 전원 단자 사이에 개재하고, 서로 직렬로 접속된 제1도전형의 제1트랜지스터 및 제2도전형의 제2트랜지스터 및 상기 전원 단자와 상기 신호선 사이에 개재하고 상기 제1트랜지스터와 동일 도전형의 제3트랜지스터를 포함하며, 상기 제1 및 제3트랜지스터의 게이트는 상기 제1트랜지스터와 상기 제2트랜지스터 사이의 노드에 접속되고, 상기 제2트랜지스터의 게이트에는 소정 전압이 공급되는 것을 특징으로 하는 클램프 반도체 회로.
  2. 제1항에 있어서, 상기 전원 단자와 상기 제2트랜지스터 사이에 개재하고 게이트가 제2전원 단자에 접속되며 상기 제1트랜지스터와 동일 도전형의 제4트랜지스터를 더 포함하는 것을 특징으로 하는 클램프 반도체 회로.
  3. 제1항에 있어서, 상기 제1 및 제3트랜지스터는 p형 트랜지스터이고, 상기 제2트랜지스터는 n형 트랜지스터인 것을 특징으로 하는 클램프 반도체 회로.
  4. 제1항에 있어서, 상기 제1 및 제3트랜지스터는 n형 트랜지스터이고, 상기 제2트랜지스터는 p형 트랜지스터인 것을 특징으로 하는 클램프 반도체 회로.
  5. 제1항에 있어서, 상기 전원 단자는 접지 전원에 접속되는 것을 특징으로 하는 클램프 반도체 회로.
  6. 신호선을 소정 전압으로 유지하는 클램프 반도체 회로에 있어서, 신호선, 소스가 전원 단자에 접속되고 드레인 및 게이트가 서로 접속된 제1도전형의 제1트랜지스터, 소스가 상기 신호선에 접속되고 드레인이 상기 제1트랜지스터의 드레인에 접속된 제2도전형의 제2트랜지스터 및 소스가 상기 전원 단자에 접속되고 드레인이 상기 신호선에 접속되고 게이트가 상기 제1트랜지스터와 제2트랜지스터 사이의 노드 및 상기 제1트랜지스터의 게이트에 접속되며 상기 제1트랜지스터와 동일 도전형의 제3트랜지스터를 포함하며, 상기 제2트랜지스터의 게이트에는 소정 전압이 공급되는 것을 특징으로 하는 클램프 반도체 회로.
  7. 제6항에 있어서, 소스가 상기 전원 단자에 접속되고 드레인이 상기 제2트랜지스터의 드레인에 접속되고 게이트가 제2전원 단자에 접속되며 상기 제1트랜지스터와 동일 도전형의 제4트랜지스터를 더 포함하는 것을 특징으로 하는 클램프 반도체 회로.
  8. 제6항에 있어서, 상기 제1 및 제3트랜지스터는 p형 트랜지스터이고 상기 제2트랜지스터는 n형 트랜지스터인 것을 특징으로 하는 클램프 반도체 회로.
  9. 제6항에 있어서, 상기 제1 및 제3트랜지스터는 n형 트랜지스터이고 상기 제2트랜지스터는 p형 트랜지스터인 것을 특징으로 하는 클램프 반도체 회로.
  10. 제6항에 있어서, 상기 전원 단자는 접지 전원에 접속되는 것을 특징으로 하는 클램프 반도체 회로.
  11. 신호선을 소정 전압으로 유지하는 클램프 반도체 회로에 있어서, 신호선, 상기 신호선과 전원 단자 사이에 개재하고 서로 직렬 접속된 제1도전형의 제1트랜지스터 및 제2도전형의 제2트랜지스터 및 제3트랜지스터 및 상기 전원 단자와 상기 신호선 사이에 개재하고 상기 제1트랜지스터와 동일 도전형의 제4트랜지스터를 포함하며, 상기 제1 및 제4트랜지스터의 게이트는 상기 제1트랜지스터와 상기 제2트랜지스터 사이의 노드에 접속되고, 상기 제2트랜지스터의 게이트에는 제1소정 전압이 공급되고 상기 제3트랜지스터의 게이트에는 제2소정 전압이 공급되는 것을 특징으로 하는 클램프 반도체 회로.
  12. 제11항에 있어서, 상기 전원 단자와 상기 제2트랜지스터 사이에 개재하고 게이트가 상기 제2전원 단자에 접속되며 상기 제1트랜지스터와 동일 도전형의 제5트랜지스터를 더 포함하는 것을 특징으로 하는 클램프 반도체 회로.
  13. 신호선을 소정 전압으로 유지하는 클램프 반도체 회로에 있어서, 신호선, 소스가 전원 단자에 접속되고 드레인 및 게이트가 서로 접속된 제1도전형의 제1트랜지스터, 드레인이 상기 제1트랜지스터의 드레인에 접속된 제2도전형의 제2트랜지스터, 소스가 상기 신호선에 접속되고 드레인이 상기 제2트랜지스터의 소스에 접속되며 상기 제2트랜지스터와 동일한 도전형의 제3트랜지스터 및 소스가 상기 전원 단자에 접속되고 드레인이 상기 신호선에 접속되고 게이트가 상기 제1트랜지스터와 상기 제2트랜지스터 사이의 노드 및 상기 제1트랜지스터의 게이트에 접속되며 상기 제1트랜지스터와 동일 도전형의 제4트랜지스터를 포함하며, 상기 제2트랜지스터의 게이트에는 제1소정 전압이 공급되고 상기 제3트랜지스터의 게이트에는 제2소정 전압이 공급되는 것을 특징으로 하는 클램프 반도체 회로.
  14. 제13항에 있어서, 소스가 상기 전원 단자에 접속되고 드레인이 상기 제2트랜지스터의 드레인에 접속되고 게이트가 제2전원 단자에 접속되며 상기 제1트랜지스터와 동일 도전형의 제5트랜지스터를 더 포함하는 것을 것을 특징으로 하는 클램프 반도체 회로.
KR1019950039558A 1995-04-21 1995-11-03 클램프 반도체회로 KR0158749B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7097086A JPH08293744A (ja) 1995-04-21 1995-04-21 半導体回路
JP95-097086 1995-04-21

Publications (2)

Publication Number Publication Date
KR960039604A KR960039604A (ko) 1996-11-25
KR0158749B1 true KR0158749B1 (ko) 1999-03-20

Family

ID=14182838

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950039558A KR0158749B1 (ko) 1995-04-21 1995-11-03 클램프 반도체회로

Country Status (3)

Country Link
US (1) US5721504A (ko)
JP (1) JPH08293744A (ko)
KR (1) KR0158749B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005438A (en) * 1997-12-10 1999-12-21 National Semiconductor Corporation Output high voltage clamped circuit for low voltage differential swing applications in the case of overload
DE19919140B4 (de) 1998-04-29 2011-03-31 National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung
US7342420B2 (en) * 2004-09-24 2008-03-11 Integrated Device Technology, Inc. Low power output driver
US7368991B2 (en) * 2006-01-05 2008-05-06 Texas Instruments Incorporated System and method for clamping a differential amplifier
US7474154B1 (en) 2007-04-23 2009-01-06 National Semiconductor Corporation Bias device clamping circuit for fast over-range recovery
US7880550B2 (en) * 2009-06-12 2011-02-01 Freescale Semiconductor, Inc. Voltage translation using feedback to adjust output voltage range
US9209819B2 (en) 2012-09-26 2015-12-08 Freescale Semiconductor, Inc. Phase locked loop with burn-in mode
US8766680B2 (en) 2012-09-26 2014-07-01 Freescale Semiconductor, Inc. Voltage translation circuit
US8558591B1 (en) 2012-09-28 2013-10-15 Freescale Semiconductor, Inc. Phase locked loop with power supply control
TWI732737B (zh) * 2014-03-25 2021-07-11 日商新力股份有限公司 發訊裝置及通訊系統

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3925718A (en) * 1974-11-26 1975-12-09 Rca Corp Current mirror and degenerative amplifier
GB1518961A (en) * 1975-02-24 1978-07-26 Rca Corp Amplifier circuits
DE2539890B2 (de) * 1975-09-08 1978-06-01 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung zum Schutz von Eingängen integrierter MOS-Schaltkreise
US4004164A (en) * 1975-12-18 1977-01-18 International Business Machines Corporation Compensating current source
JPS6053924B2 (ja) * 1978-04-05 1985-11-28 株式会社東芝 リミツタ回路
US4495425A (en) * 1982-06-24 1985-01-22 Motorola, Inc. VBE Voltage reference circuit
US4612497A (en) * 1985-09-13 1986-09-16 Motorola, Inc. MOS current limiting output circuit
JP2665754B2 (ja) * 1987-12-21 1997-10-22 セイコー電子工業株式会社 増幅回路
JP2978226B2 (ja) * 1990-09-26 1999-11-15 三菱電機株式会社 半導体集積回路
US5099156A (en) * 1990-10-02 1992-03-24 California Institute Of Technology Subthreshold MOS circuits for correlating analog input voltages
DE4034371C1 (ko) * 1990-10-29 1991-10-31 Eurosil Electronic Gmbh, 8057 Eching, De
US5148065A (en) * 1991-06-28 1992-09-15 Texas Instruments Incorporated Current steering circuits and methods with reduced capacitive effects
JPH05339956A (ja) * 1992-06-04 1993-12-21 Taisei Corp パイプル−フ工法及びパイプル−フの支持架台
US5283484A (en) * 1992-10-13 1994-02-01 Motorola, Inc. Voltage limiter and single-ended to differential converter using same
US5420499A (en) * 1994-03-02 1995-05-30 Deshazo; Thomas R. Current rise and fall time limited voltage follower
US5525917A (en) * 1994-12-16 1996-06-11 Altera Corporation Sense amplifier with feedback and stabilization

Also Published As

Publication number Publication date
KR960039604A (ko) 1996-11-25
JPH08293744A (ja) 1996-11-05
US5721504A (en) 1998-02-24

Similar Documents

Publication Publication Date Title
EP0000844B1 (en) Semiconductor circuit arrangement for controlling a controlled device.
US4039869A (en) Protection circuit
US4678950A (en) Output circuit having an improved protecting circuit
KR0173321B1 (ko) 스위칭 회로
US4958089A (en) High output drive FET buffer for providing high initial current to a subsequent stage
US6768370B2 (en) Internal voltage step-down circuit
KR20020025654A (ko) 전계효과 트랜지스터로 구성된 ｏｒ 회로와 그것을 이용한전원회로
KR100218078B1 (ko) 외부전원전압의 변동이나 환경온도의 변화에 대한 출력전압의 변동을 억제할 수 있는 기판전위발생회로
KR0158749B1 (ko) 클램프 반도체회로
US4717847A (en) TTL compatible CMOS input buffer
KR960009388A (ko) 전압 플로워형의 전력 증폭단
US5142219A (en) Switchable current-reference voltage generator
JPH0693615B2 (ja) ドライバ回路
US4417162A (en) Tri-state logic buffer circuit
US5280201A (en) Semiconductor logic circuit apparatus
US6353365B1 (en) Current reference circuit
KR950024349A (ko) 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로
EP0296193B1 (en) Ttl compatible cmos input circuit
US6501252B2 (en) Power supply circuit
US4482868A (en) Output stage for a driver circuit having low quiescent output current
US6414521B1 (en) Sense amplifier systems and methods
JP4017850B2 (ja) 電源回路
JPH0637557A (ja) 出力段と電流制限回路とを含む増幅器
US10425052B2 (en) Differential input stages
US4387309A (en) Input stage for N-channel junction field effect transistor operational amplifier

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee