KR910001775A - 반도체 기억장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 적용시킨 반도체기억장치의 전체 회로도.
제2도는 본 발명의 제2실시예의 회로도.
Claims (4)
- 행선(11~1n)과, 이 행선에 의해 선택적으로 구동되는 메모리셀(311~3nm), 이 메모리셀에 접속되는 열선(21~2m), 이 열선에 (21~2m), 이 이 열선에 접속되는 부하트랜지스터(16), 이 부하트랜지스터와 상기 열선의 사이에 소오스/드레인전류로가 접속되어 상기 열선의 전위에 따라 게이트전위가 제어되는 제1트랜지스터(15.15A), 상기 열선에 접속되어 상기 열선의 전위가 소정의 전위 이상일때 상기 열선의 전위를 상기 소정의 전위까지 방전시키는 방전수단(21~26.I)를 구비한 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 소정의 전위는 상기 제1트랜지스터의 게이트전위 보다도 제1트랜지스터의 문턱치 전압 분만큼 낮은 값인 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 방전수단은 상기 열선에 드레인과 게이트가 접속된 문턱치 전압이 대략 0V인 제2트랜지스터(23)를 구비하고, 그 제2트랜지스터의 소오스를 전원단자에 접지사이에 직렬로 접속된 제3트랜지스터(21) 및 제4트랜지스터(24)의 접속중점에 접속시키며 상기 제3트랜지스터(21)의 게이트를 상기 제1트랜지스터(15)의 게이트에 접속시킨 구성으로 되어 있고, 더욱이 상기 제1트랜지스터의 문턱치 전압과 제3트랜지스터의 문턱치 전압이 거의 동일한 것을 특징으로 하는 반도체 기억장치.
- V제1항에 있어서, 상기 제1트랜지스터는 문턱치 전압이 대략0V인 트랜지스터이고, 상기 방전수단은 상기 열선과 상기 제1트랜지스터의 게이트 사이에 접속된 문턱치 전압이 대략 0V인 제5트랜지스터(26)를 구비하여 그 제5트랜지스터(26)의 게이트를 상기 열선에 접속시킨 것임을 특징으로 하는 반도체기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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