JPS6132692B2 - - Google Patents
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- JPS6132692B2 JPS6132692B2 JP52109876A JP10987677A JPS6132692B2 JP S6132692 B2 JPS6132692 B2 JP S6132692B2 JP 52109876 A JP52109876 A JP 52109876A JP 10987677 A JP10987677 A JP 10987677A JP S6132692 B2 JPS6132692 B2 JP S6132692B2
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- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 6
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】
この発明は、絶縁ゲート型電界効果トランジス
タ（以下「MISFET」と略す）によつて構成さ
れる論理回路を備えたモノリシツク半導体集積回
路に関する。
タ（以下「MISFET」と略す）によつて構成さ
れる論理回路を備えたモノリシツク半導体集積回
路に関する。
この発明の目的は、集積密度を低下させること
なく、モノリシツク半導体集積回路の電源電圧供
給端子に供給される電源電圧範囲を大きくしよう
とするものである。
なく、モノリシツク半導体集積回路の電源電圧供
給端子に供給される電源電圧範囲を大きくしよう
とするものである。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示す回路図で
ある。
ある。
モノリシツク半導体集積回路１に構成された論
理回路ブロツク２と、このモノリシツク半導体集
積回路１の電源電圧供給端子t1との間に、ゲート
電極が基準電圧端子t2に接続されたデイプレツシ
ヨン型MISFET Ｍを設ける。このMISFET Ｍ
のソース電圧が上記論理回路ブロツク２の電源電
圧として用いられる。すなわち、このMISFET
のソース電極Ｓは、論理回路ブロツク２のための
電源電圧ラインl1に接続される。
理回路ブロツク２と、このモノリシツク半導体集
積回路１の電源電圧供給端子t1との間に、ゲート
電極が基準電圧端子t2に接続されたデイプレツシ
ヨン型MISFET Ｍを設ける。このMISFET Ｍ
のソース電圧が上記論理回路ブロツク２の電源電
圧として用いられる。すなわち、このMISFET
のソース電極Ｓは、論理回路ブロツク２のための
電源電圧ラインl1に接続される。
論理回路ブロツク２は周知の論理回路によつて
構成することができる。例えば、一般によく知ら
れている論理回路として、負荷MISFETと駆動
MISFETとが直列接続されてなるインバータ回
路がある。このインバータ回路は、駆動
MISFETのゲート電極に印加される入力信号に
応じて、その反転出力信号が、駆動MISFETの
ドレイン電極と、負荷MISFETのソース電極と
の接続点に形成されるものである。この場合、上
記負荷MISFETのドレイン電極が上記電源電圧
ラインl1に接続され、上記駆動MISFETのソース
電極が上記基準電圧端子t2に接続される。これに
より、電源電圧ラインl1と基準電圧供給端子t2と
の間に電流経路が形成され、このインバータに駆
動電流が供給されることになる。
構成することができる。例えば、一般によく知ら
れている論理回路として、負荷MISFETと駆動
MISFETとが直列接続されてなるインバータ回
路がある。このインバータ回路は、駆動
MISFETのゲート電極に印加される入力信号に
応じて、その反転出力信号が、駆動MISFETの
ドレイン電極と、負荷MISFETのソース電極と
の接続点に形成されるものである。この場合、上
記負荷MISFETのドレイン電極が上記電源電圧
ラインl1に接続され、上記駆動MISFETのソース
電極が上記基準電圧端子t2に接続される。これに
より、電源電圧ラインl1と基準電圧供給端子t2と
の間に電流経路が形成され、このインバータに駆
動電流が供給されることになる。
この実施例において、電源電圧供給端子t1の電
圧ＶDが、MISFET Ｍのしきい値電圧ＶthDより
絶対値的に大きいとき、このMISFET Ｍは飽和
領域で動作し、逆に小さいとき、このMISFET
Ｍは非飽和領域で動作する。このことは、
MISFET Ｍの典型的な特性曲線を示す第４図に
示されている。第４図は、MISFET Ｍのしきい
値電圧ＶthDが約14Vの場合のソース電圧ＶSとド
レイン電圧ＶDとの関係を示したものである。ド
レイン電圧ＶDの絶対値が約14Vに達するまでは
非飽和領域で動作するので、ドレイン電圧ＶDが
そのままソース電圧ＶSとなる。ドレイン電圧ＶD
の絶対値が約14V以上になると飽和領域で動作す
るので、ソース電圧ＶSは一定の電圧（ピンチオ
フ電圧）にクランプされる。なお、後で説明する
が、第４図の点線で示した特性は計算値であり、
実線で示した特性は実測値である。
圧ＶDが、MISFET Ｍのしきい値電圧ＶthDより
絶対値的に大きいとき、このMISFET Ｍは飽和
領域で動作し、逆に小さいとき、このMISFET
Ｍは非飽和領域で動作する。このことは、
MISFET Ｍの典型的な特性曲線を示す第４図に
示されている。第４図は、MISFET Ｍのしきい
値電圧ＶthDが約14Vの場合のソース電圧ＶSとド
レイン電圧ＶDとの関係を示したものである。ド
レイン電圧ＶDの絶対値が約14Vに達するまでは
非飽和領域で動作するので、ドレイン電圧ＶDが
そのままソース電圧ＶSとなる。ドレイン電圧ＶD
の絶対値が約14V以上になると飽和領域で動作す
るので、ソース電圧ＶSは一定の電圧（ピンチオ
フ電圧）にクランプされる。なお、後で説明する
が、第４図の点線で示した特性は計算値であり、
実線で示した特性は実測値である。
次式(1)は、MISFET Ｍが飽和領域で動作する
場合において、ソース電圧ＶSとドレイン・ソー
ス間の電流ｉとの関係を参考までに示したもので
ある。
場合において、ソース電圧ＶSとドレイン・ソー
ス間の電流ｉとの関係を参考までに示したもので
ある。
ｉ＝１／２β０Ｗ／Ｌ（ＶthD−｜ＶS｜）２………(1
) この式より明らかなように、電流ｉが一定であ
れば、ソース電圧ＶSは、電源供給電圧ＶDに無関
係な一定の値（ピンチオフ電圧）となる。この電
流ｉは、論理回路ブロツク２で消費される電流で
あり、一般に論理回路においては、その総合した
論理回路ブロツクの消費電流は一定であるため、
この論理回路ブロツクの電源電圧であるソース電
圧ＶSは電源供給電圧に無関係な一定の値とな
る。
) この式より明らかなように、電流ｉが一定であ
れば、ソース電圧ＶSは、電源供給電圧ＶDに無関
係な一定の値（ピンチオフ電圧）となる。この電
流ｉは、論理回路ブロツク２で消費される電流で
あり、一般に論理回路においては、その総合した
論理回路ブロツクの消費電流は一定であるため、
この論理回路ブロツクの電源電圧であるソース電
圧ＶSは電源供給電圧に無関係な一定の値とな
る。
また、多少の電流変動があつても、その電流の
絶対値が十分小さいときは、上記ソース電圧ＶS
の変動は無視できる程度のものとなる。さらに、
MISFET Ｍのチヤンネル幅対チヤンネル長の比
Ｗ／Ｌを十分に大きくすれば、上記(1)式より明ら
かなように、電流ｉの変動に対するソース電圧Ｖ
Sの変動を小さく抑えることができる。
絶対値が十分小さいときは、上記ソース電圧ＶS
の変動は無視できる程度のものとなる。さらに、
MISFET Ｍのチヤンネル幅対チヤンネル長の比
Ｗ／Ｌを十分に大きくすれば、上記(1)式より明ら
かなように、電流ｉの変動に対するソース電圧Ｖ
Sの変動を小さく抑えることができる。
本発明の第１の特徴は、上記MISFET Ｍの耐
圧が上記論理回路を構成するMISFETの耐圧よ
り高い耐圧構造とされることにより、集積密度を
低下させることなく、半導体集積回路の電源電圧
端子t1に供給される電源電圧の上限値を高くする
ことにある。第２図は、MISFETを高耐圧化す
る場合の一実施例を示す。ゲート電極２５直下の
ソース２２、ドレイン２４として低半導体不純物
濃度の領域P-を設け、接地されたゲート電極と
接近するドレイン領域端の電界集中を緩和するこ
とにより高耐圧化される。なお、２１，２３は高
不純物濃度P+のソース・ドレイン領域である。
この発明によれば、高耐圧化により素子形成領域
が増大するのはMISFET Ｍのみであり、論理回
路ブロツク２内のMISFETは高耐圧化の必要が
ない。なぜなら、論理回路ブロツク２を構成する
各MISFETには上記ピンチオフ電圧以上の電圧
が供給されることがないので、特に高耐圧化する
必要がないからである。従つて集積密度化を低下
させることなく半導体集積回路の電源電圧端子t1
に供給される電源電圧の上限値を高くすることが
できる。
圧が上記論理回路を構成するMISFETの耐圧よ
り高い耐圧構造とされることにより、集積密度を
低下させることなく、半導体集積回路の電源電圧
端子t1に供給される電源電圧の上限値を高くする
ことにある。第２図は、MISFETを高耐圧化す
る場合の一実施例を示す。ゲート電極２５直下の
ソース２２、ドレイン２４として低半導体不純物
濃度の領域P-を設け、接地されたゲート電極と
接近するドレイン領域端の電界集中を緩和するこ
とにより高耐圧化される。なお、２１，２３は高
不純物濃度P+のソース・ドレイン領域である。
この発明によれば、高耐圧化により素子形成領域
が増大するのはMISFET Ｍのみであり、論理回
路ブロツク２内のMISFETは高耐圧化の必要が
ない。なぜなら、論理回路ブロツク２を構成する
各MISFETには上記ピンチオフ電圧以上の電圧
が供給されることがないので、特に高耐圧化する
必要がないからである。従つて集積密度化を低下
させることなく半導体集積回路の電源電圧端子t1
に供給される電源電圧の上限値を高くすることが
できる。
本発明の第２の特徴は、上記MISFET Ｍの動
作領域を飽和領域に限定せず、非飽和領域まで有
効に活用することにより、この半導体集積回路の
電源電圧端子t1に供給される電源電圧の下限値を
低くしたことである。上記第２の特徴は、本発明
のように論理回路に対して電源電圧を供給する場
合に特に発揮される。
作領域を飽和領域に限定せず、非飽和領域まで有
効に活用することにより、この半導体集積回路の
電源電圧端子t1に供給される電源電圧の下限値を
低くしたことである。上記第２の特徴は、本発明
のように論理回路に対して電源電圧を供給する場
合に特に発揮される。
つまり、一般に、論理回路にあつては、入出力
信号を“０”、“１”の２値で構成するものである
ため、電源電圧は、その回路が動作するに必要な
最低電圧だけを確保すればよい。例えば、上記イ
ンバータ回路は、その電源電圧の絶対値が14Vよ
りもかなり低い電圧であつても動作する。従つ
て、上記MISFET Ｍが非飽和領域で動作して
も、このインバータ回路は正常に動作しうるので
ある。
信号を“０”、“１”の２値で構成するものである
ため、電源電圧は、その回路が動作するに必要な
最低電圧だけを確保すればよい。例えば、上記イ
ンバータ回路は、その電源電圧の絶対値が14Vよ
りもかなり低い電圧であつても動作する。従つ
て、上記MISFET Ｍが非飽和領域で動作して
も、このインバータ回路は正常に動作しうるので
ある。
ところで、本願出願日前に出願公開された特開
昭51−121759号公報には、その第２図に、デイプ
レツシヨン型電界効果トランジスタ（以下単に
「FET」と称す）を用いた定電圧電源回路が示さ
れている。このFETは、ドレインＤに入力電圧
E1が印加され、ソースＳとアース間に角荷ＲLが
接続され、さらにゲートＧがアースされている。
上記ソースＳから出力される出力電圧E2は、入
力電圧E1の変動にかかわらず、FET自身の特性
で決定されるピンチオフ電圧に一定に保たれる様
に動作が制御される。つまり、このFETの動作
領域は飽和領域に限定されている。従つて、この
定電圧電源回路の技術思想と本発明の技術思想と
は異なる。なぜなら、本発明の特徴の一つは、
MISFETの動作領域を飽和領域に限定せず、非
飽和領域まで有効に活用することにあるからであ
る。
昭51−121759号公報には、その第２図に、デイプ
レツシヨン型電界効果トランジスタ（以下単に
「FET」と称す）を用いた定電圧電源回路が示さ
れている。このFETは、ドレインＤに入力電圧
E1が印加され、ソースＳとアース間に角荷ＲLが
接続され、さらにゲートＧがアースされている。
上記ソースＳから出力される出力電圧E2は、入
力電圧E1の変動にかかわらず、FET自身の特性
で決定されるピンチオフ電圧に一定に保たれる様
に動作が制御される。つまり、このFETの動作
領域は飽和領域に限定されている。従つて、この
定電圧電源回路の技術思想と本発明の技術思想と
は異なる。なぜなら、本発明の特徴の一つは、
MISFETの動作領域を飽和領域に限定せず、非
飽和領域まで有効に活用することにあるからであ
る。
以上説明した様に、本発明によればモノリシツ
ク半導体集積回路の電源電圧端子t1に供給される
動作電源電圧範囲を広くすることができる。
ク半導体集積回路の電源電圧端子t1に供給される
動作電源電圧範囲を広くすることができる。
このことは、このモノリシツク半導体集積回路
内の論理回路ブロツク２が各種の電子回路装置に
共通に用いられるようなものである場合に有益で
ある。
内の論理回路ブロツク２が各種の電子回路装置に
共通に用いられるようなものである場合に有益で
ある。
例えば、この論理回路ブロツク２が時計用論理
回路の場合、このモノリシツク半導体集積回路を
テレビ受像機、ラジオ受信機等の電源電圧の異な
る各種の電子回路装置に実装し、その装置の電源
電圧をそのまま利用することができるようにな
る。第３図は、時計用論理回路の要部ブロツク図
を示す。商用周波数（50Hz／60Hz）を基準周波数
として、これを1/50又は1/60分周する分周回路３
により、１秒パルスを形成し、これを入力とする
秒カウンタ４、このカウンタ出力で形成された分
パルスを入力とする分カウンタ５、及びこのカウ
ンタ出力で形成された時間パルスを入力とする時
間カウンタ６、このカウンタ出力を表示させるた
めのデコーダ１１、タイマーセツトのための記憶
回路７〜９、このセツト時間と、カウンタ出力と
を比較するためのコンパレータ１０、時間セツ
ト、タイマーセツト等のためのキー入力回路１２
等により構成される。
回路の場合、このモノリシツク半導体集積回路を
テレビ受像機、ラジオ受信機等の電源電圧の異な
る各種の電子回路装置に実装し、その装置の電源
電圧をそのまま利用することができるようにな
る。第３図は、時計用論理回路の要部ブロツク図
を示す。商用周波数（50Hz／60Hz）を基準周波数
として、これを1/50又は1/60分周する分周回路３
により、１秒パルスを形成し、これを入力とする
秒カウンタ４、このカウンタ出力で形成された分
パルスを入力とする分カウンタ５、及びこのカウ
ンタ出力で形成された時間パルスを入力とする時
間カウンタ６、このカウンタ出力を表示させるた
めのデコーダ１１、タイマーセツトのための記憶
回路７〜９、このセツト時間と、カウンタ出力と
を比較するためのコンパレータ１０、時間セツ
ト、タイマーセツト等のためのキー入力回路１２
等により構成される。
第３図は、上記各機能ブロツク３〜１２と、こ
れらの間の信号ラインのみ示しており、電源電圧
ライン等は省略されている。各機能ブロツク３〜
１２は周知の回路技術によつてそれぞれ構成する
ことができる。各機能ブロツクを構成する回路に
対してそれぞれ電源電圧ラインl1から電源電圧が
供給され、基準電圧端子t2から基準電圧が供給さ
れることになる。
れらの間の信号ラインのみ示しており、電源電圧
ライン等は省略されている。各機能ブロツク３〜
１２は周知の回路技術によつてそれぞれ構成する
ことができる。各機能ブロツクを構成する回路に
対してそれぞれ電源電圧ラインl1から電源電圧が
供給され、基準電圧端子t2から基準電圧が供給さ
れることになる。
なお、論理回路等を構成するMISFETについ
て、例えば、第２図に示すような高耐圧化したも
のを用いること、あるいは、スイツチング
MISFETに、直列に電源電圧の1/2の中間電圧を
加えたMISFETを設け、ゲート・ドレイン間電
圧を２つのMISFETにより分担して高耐圧化す
ること等が考えられる。しかし、この場合モノリ
シツク集積回路の集積度を著しく低下せしめると
いう問題が生ずる。さらに、後者にあつては、最
低動作電圧範囲を狭くすることとなる。
て、例えば、第２図に示すような高耐圧化したも
のを用いること、あるいは、スイツチング
MISFETに、直列に電源電圧の1/2の中間電圧を
加えたMISFETを設け、ゲート・ドレイン間電
圧を２つのMISFETにより分担して高耐圧化す
ること等が考えられる。しかし、この場合モノリ
シツク集積回路の集積度を著しく低下せしめると
いう問題が生ずる。さらに、後者にあつては、最
低動作電圧範囲を狭くすることとなる。
この点、この実施例回路によれば、高耐圧化す
るのは、電源回路として設けられたMISFET Ｍ
のみを高耐圧化することで、これらの問題が解決
でき、集積密度の大幅な向上が可能となる。特
に、耐圧電圧が小さくなるが高集積密度化に有効
なLOCOS（Local Oxidization Semiconductor）
技術を利用して回路ブロツクが構成できるという
利点が生ずる。
るのは、電源回路として設けられたMISFET Ｍ
のみを高耐圧化することで、これらの問題が解決
でき、集積密度の大幅な向上が可能となる。特
に、耐圧電圧が小さくなるが高集積密度化に有効
なLOCOS（Local Oxidization Semiconductor）
技術を利用して回路ブロツクが構成できるという
利点が生ずる。
さらに、回路ブロツクの電源電圧を安定化電源
とすることにより、論理回路の負荷を抵抗、ある
いはエンハンスメント型MISFETを用いる場合
のように、電源電圧の増大により、消費電流が増
大する回路にあつては、その消費電流を小さく抑
えることが可能となる。
とすることにより、論理回路の負荷を抵抗、ある
いはエンハンスメント型MISFETを用いる場合
のように、電源電圧の増大により、消費電流が増
大する回路にあつては、その消費電流を小さく抑
えることが可能となる。
第４図に示す特性図は、第１図における論理回
路ブロツク２を、第３図に示す様な時計用回路と
した場合のMISFET Ｍの特性を示すものであ
る。負荷MISFETにデイプレツシヨン型
MISFETを用い、駆動MISFETにエンハンスメ
ント型MISFETを用いた、いわゆるＥ／DMOS
回路を基本として時計用回路を構成し、その消費
電流を2.5ｍＡと仮定し、電源回路のMISFET Ｍ
のＷ／Ｌを1000とし、しきい値電圧ＶthD＝＋14V
として、定数β０を５×10-6とした場合、ソース
電圧ＶSとドレイン電圧ＶDとは第４図に示す関係
を有する。この特性図において、点線で示したの
が計算値、実線で示したのが実測値である。この
特性図において、実測値のクランプされる電圧が
大きいのは、消費電流ｉが仮定した値より小さか
つたことに起因するものである。
路ブロツク２を、第３図に示す様な時計用回路と
した場合のMISFET Ｍの特性を示すものであ
る。負荷MISFETにデイプレツシヨン型
MISFETを用い、駆動MISFETにエンハンスメ
ント型MISFETを用いた、いわゆるＥ／DMOS
回路を基本として時計用回路を構成し、その消費
電流を2.5ｍＡと仮定し、電源回路のMISFET Ｍ
のＷ／Ｌを1000とし、しきい値電圧ＶthD＝＋14V
として、定数β０を５×10-6とした場合、ソース
電圧ＶSとドレイン電圧ＶDとは第４図に示す関係
を有する。この特性図において、点線で示したの
が計算値、実線で示したのが実測値である。この
特性図において、実測値のクランプされる電圧が
大きいのは、消費電流ｉが仮定した値より小さか
つたことに起因するものである。
この特性図より明らかなように、MISFET Ｍ
のソース電圧ＶS、すなわち論理回路ブロツクの
電源電圧は、MISFET Ｍのピンチチオフ電圧以
上の電圧の下では、このしきい値電圧以下の所定
の値にクランプされた一定電圧となり、安定化電
源回路としての動作をする。従つて論理回路ブロ
ツク内のMISFETの耐圧以上の高い電源電圧を
電源電圧端子t2に印加しても正常な動作が可能と
なり、モノリシツク半導体集積回路として広範囲
の各種電子装置に組み込むことができる。ちなみ
に、上記MISFET Ｍの耐圧は、多少のばらつき
を考慮しても、現在の半導体製造技術の下でも
50V以上のものが得られる。
のソース電圧ＶS、すなわち論理回路ブロツクの
電源電圧は、MISFET Ｍのピンチチオフ電圧以
上の電圧の下では、このしきい値電圧以下の所定
の値にクランプされた一定電圧となり、安定化電
源回路としての動作をする。従つて論理回路ブロ
ツク内のMISFETの耐圧以上の高い電源電圧を
電源電圧端子t2に印加しても正常な動作が可能と
なり、モノリシツク半導体集積回路として広範囲
の各種電子装置に組み込むことができる。ちなみ
に、上記MISFET Ｍの耐圧は、多少のばらつき
を考慮しても、現在の半導体製造技術の下でも
50V以上のものが得られる。
第１図は、この発明の一実施例を示す回路図、
第２図は、上記回路のMISFET Ｍの一実施例を
示す断面図、第３図は、上記回路における論理回
路ブロツク２の要部一実施例を示すブロツク図、
第４図は、第１図の回路におけるMISFET Ｍの
特性図である。 １……モノリシツク半導体集積回路、２……論
理回路ブロツク、３〜６……カウンタ、７〜９…
…メモリ、１０……コンパレータ、１１……デコ
ーダ、１２……キー入力回路、２０……基板、２
１，２２……ソース、２３，２４……ドレイン、
２５……ゲート。
第２図は、上記回路のMISFET Ｍの一実施例を
示す断面図、第３図は、上記回路における論理回
路ブロツク２の要部一実施例を示すブロツク図、
第４図は、第１図の回路におけるMISFET Ｍの
特性図である。 １……モノリシツク半導体集積回路、２……論
理回路ブロツク、３〜６……カウンタ、７〜９…
…メモリ、１０……コンパレータ、１１……デコ
ーダ、１２……キー入力回路、２０……基板、２
１，２２……ソース、２３，２４……ドレイン、
２５……ゲート。
Claims (1)
- １ 電源電圧ラインと基準電圧端子との間に電流
経路を有する論理回路からなる論理回路ブロツク
と、そのドレイン電極が電源電圧供給端子に接続
されそのソース電極が上記電源電圧ラインに接続
されそのゲート電極が上記基準電圧端子に接続さ
れたデイプレツシヨン型MISFETとを備え、こ
のデイプレツシヨン型MISFETはその耐圧が上
記論理回路を構成するMISFETの耐圧より高い
耐圧構造を有するとともに、上記電源電圧供給端
子に供給される電圧に応じて上記デイプレツシヨ
ン型MISFETを飽和領域又は非飽和領域で動作
させる様にしたことを特徴とするモノリシツク半
導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10987677A JPS5443551A (en) | 1977-09-14 | 1977-09-14 | Monolithic semiconductor integrated circuit |
| US05/931,006 US4239980A (en) | 1977-09-14 | 1978-08-04 | Integrated circuit having an operation voltage supplying depletion type MISFET of high breakdown voltage structure |
| DE2840079A DE2840079C2 (de) | 1977-09-14 | 1978-09-14 | Monolithisch integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10987677A JPS5443551A (en) | 1977-09-14 | 1977-09-14 | Monolithic semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237384A Division JPS59229628A (ja) | 1984-02-24 | 1984-02-24 | モノリシツク半導体集積回路 |
Publications (2)
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|---|---|
| JPS5443551A JPS5443551A (en) | 1979-04-06 |
| JPS6132692B2 true JPS6132692B2 (ja) | 1986-07-29 |
Family
ID=14521406
Family Applications (1)
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|---|---|---|---|
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| JP (1) | JPS5443551A (ja) |
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-
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-
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