JPH0437387B2 - - Google Patents
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- JPH0437387B2 JPH0437387B2 JP57079348A JP7934882A JPH0437387B2 JP H0437387 B2 JPH0437387 B2 JP H0437387B2 JP 57079348 A JP57079348 A JP 57079348A JP 7934882 A JP7934882 A JP 7934882A JP H0437387 B2 JPH0437387 B2 JP H0437387B2
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- 238000001514 detection method Methods 0.000 claims description 25
- 230000000295 complement effect Effects 0.000 claims description 9
- 239000007787 solid Substances 0.000 claims 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- Measurement Of Current Or Voltage (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、相補MOS型デバイスを用いて、電
源の電圧が低下したことを検出することのできる
電圧降下検出回路に関するものである。
源の電圧が低下したことを検出することのできる
電圧降下検出回路に関するものである。
電源の電圧降下検出回路は、通常、被検出電圧
を抵抗分割回路によつて検知し、これを所定の基
準電圧と比較する方式の回路構成が基本である
が、これを相補MOS型半導体集積回路で実現す
る場合、消費電力を低減させるために、大きな抵
抗が必要である。この高抵抗を上記相補MOS型
半導体集積回路内で実現するためには、非常に大
きな面積が必要となる。また被検出電圧の検知手
段を定電圧回路で構成することもできるが、構造
が複雑となる。
を抵抗分割回路によつて検知し、これを所定の基
準電圧と比較する方式の回路構成が基本である
が、これを相補MOS型半導体集積回路で実現す
る場合、消費電力を低減させるために、大きな抵
抗が必要である。この高抵抗を上記相補MOS型
半導体集積回路内で実現するためには、非常に大
きな面積が必要となる。また被検出電圧の検知手
段を定電圧回路で構成することもできるが、構造
が複雑となる。
本発明は、これらの欠点を除去し、小数の
MOS型トランジスタで被検出電圧を検知しよう
とするものである。一般に、相補MOS型半導体
集積回路においては、Ｐチヤネル型トランジスタ
およびＮチヤネル型トランジスタで異なるしきい
値を持つている。本発明は、この両者のしきい値
電圧から決められる基準電圧と、被検出電圧を比
較して電源の電圧降下を検出しようとするもので
ある。
MOS型トランジスタで被検出電圧を検知しよう
とするものである。一般に、相補MOS型半導体
集積回路においては、Ｐチヤネル型トランジスタ
およびＮチヤネル型トランジスタで異なるしきい
値を持つている。本発明は、この両者のしきい値
電圧から決められる基準電圧と、被検出電圧を比
較して電源の電圧降下を検出しようとするもので
ある。
第１図は、本発明を適用した電圧降下検出回路
の一実施例であり、以下に実施例について詳細に
説明する。１および２は、よく知られた相補
MOS型のアクテイブロード形の差動増幅回路で
あり、３および４は、それぞれ電源の高電圧側端
子、低電圧側端子である。５および６は、それぞ
れ差動増幅回路１および２のバイアス用MOS型
トランジスタであり、そのゲート端子は、MOS
型トランジスタ５および６が常時導通状態に維持
しうるように、例えば、高電圧側端子３に接続す
る。７，８は、差動増幅回路１の人力端子であ
り、９，１０は、差動増幅回路２の入力端子であ
り、それらの各一方の入力端子７および９には、
検出したい電圧すなわち、被検出電圧を印加し、
８および１０には、前記被検出電圧に対して基準
となる定電圧すなわち検出基準電圧を印加する。
１１および１２は、それぞれ差動増幅回路１およ
び２の出力端子で、入力端子７または１０への入
力電圧が、入力端子８または９の入力電圧より高
い場合は、前記電源の一方の高電圧側端子３の電
圧に近い電圧を出力し、入力端子７または１０へ
の入力電圧が、入力端子８または９の入力電圧よ
り低い場合は、前記電源の他方の低電圧側端子４
の電圧に近い電圧を出力する。１３，１４は、電
源の電圧を検知して、所定の電圧を発生する検出
基準電圧発生回路である。１５は、Ｐチヤネル
MOS型トランジスタで、そのソース端子を電源
の高電圧側端子３に、また、ゲート、ドレイン端
子を共通接続して、ＮチヤネルMOS型トランジ
スタ１６のドレイン端子に接続し、Ｎチヤネル
MOS型トランジスタ１６のゲート端子に、これ
を常時導通状態に維持しうる直流ゲートバイア
ス、例えば、電源の高電圧側端子３を接続する。
そして、ＮチヤネルMOS型トランジスタ１６の
ソース端子は電源の他方の低電圧側端子４に接続
される。検出基準電圧発生回路１３はＰチヤネル
MOS型トランジスタ１５のしきい値電圧を検出
し、基準となる電圧、すなわち、電源の高電圧側
端子３の電圧よりＰチヤネルMOS型トランジス
タ１５のしきい値電圧だけ低い電圧を発生する回
路である。この電圧を差動増幅回路１の他方の入
力端子８に供給するものである。
の一実施例であり、以下に実施例について詳細に
説明する。１および２は、よく知られた相補
MOS型のアクテイブロード形の差動増幅回路で
あり、３および４は、それぞれ電源の高電圧側端
子、低電圧側端子である。５および６は、それぞ
れ差動増幅回路１および２のバイアス用MOS型
トランジスタであり、そのゲート端子は、MOS
型トランジスタ５および６が常時導通状態に維持
しうるように、例えば、高電圧側端子３に接続す
る。７，８は、差動増幅回路１の人力端子であ
り、９，１０は、差動増幅回路２の入力端子であ
り、それらの各一方の入力端子７および９には、
検出したい電圧すなわち、被検出電圧を印加し、
８および１０には、前記被検出電圧に対して基準
となる定電圧すなわち検出基準電圧を印加する。
１１および１２は、それぞれ差動増幅回路１およ
び２の出力端子で、入力端子７または１０への入
力電圧が、入力端子８または９の入力電圧より高
い場合は、前記電源の一方の高電圧側端子３の電
圧に近い電圧を出力し、入力端子７または１０へ
の入力電圧が、入力端子８または９の入力電圧よ
り低い場合は、前記電源の他方の低電圧側端子４
の電圧に近い電圧を出力する。１３，１４は、電
源の電圧を検知して、所定の電圧を発生する検出
基準電圧発生回路である。１５は、Ｐチヤネル
MOS型トランジスタで、そのソース端子を電源
の高電圧側端子３に、また、ゲート、ドレイン端
子を共通接続して、ＮチヤネルMOS型トランジ
スタ１６のドレイン端子に接続し、Ｎチヤネル
MOS型トランジスタ１６のゲート端子に、これ
を常時導通状態に維持しうる直流ゲートバイア
ス、例えば、電源の高電圧側端子３を接続する。
そして、ＮチヤネルMOS型トランジスタ１６の
ソース端子は電源の他方の低電圧側端子４に接続
される。検出基準電圧発生回路１３はＰチヤネル
MOS型トランジスタ１５のしきい値電圧を検出
し、基準となる電圧、すなわち、電源の高電圧側
端子３の電圧よりＰチヤネルMOS型トランジス
タ１５のしきい値電圧だけ低い電圧を発生する回
路である。この電圧を差動増幅回路１の他方の入
力端子８に供給するものである。
また、他方の検出基準電圧発生回路１４におい
て、１７はＮチヤネルMOS型トランジスタで、
そのソース端子を電源の低電圧側端子４に、ま
た、ゲート、ドレイン端子を共通接続して、Ｐチ
ヤネルMOS型トランジスタ１８のドレイン端子
に接続し、ＰチヤネルMOS型トランジスタ１８
のゲート端子に、これを常時導通状態に維持しう
る直流ゲートバイアス、例えば、電源の低電圧側
端子４を接続する。検出基準電圧発生回路１４は
ＮチヤネルMOS型トランジスタ１７のいきい値
電圧を検出し、基準となる電圧、すなわち、電源
の低電圧側端子４よりＮチヤネルMOS型トラン
ジスタ１７のいきい値電圧だけ高い電圧を発生す
る回路である。この電圧を差動増幅回路２の他方
の入力端子１０に供給するものである。Ｐチヤネ
ルまたはＮチヤネルMOS型トランジスタ１５，
１６および１７，１８のトランジスタの大きさを
適当に組み合わせることにより、基準となる電
圧、すなわち、差動増幅回路１および２のそれぞ
れの入力端子８および１０の基準となる電圧を決
めることができる。差動増幅回路１および２は、
ＰチヤネルまたはＮチヤネルMOS型トランジス
タ１９〜２６に示す相補MOS型トランジスタの
各対で構成され、差動増幅回路２の出力端子１２
と差動増幅回路１の出力端子１１とを、OR回路
２７の入力とする。OR回路２７の出力端子２８
は、電源の電圧降下検出回路の出力端子である。
て、１７はＮチヤネルMOS型トランジスタで、
そのソース端子を電源の低電圧側端子４に、ま
た、ゲート、ドレイン端子を共通接続して、Ｐチ
ヤネルMOS型トランジスタ１８のドレイン端子
に接続し、ＰチヤネルMOS型トランジスタ１８
のゲート端子に、これを常時導通状態に維持しう
る直流ゲートバイアス、例えば、電源の低電圧側
端子４を接続する。検出基準電圧発生回路１４は
ＮチヤネルMOS型トランジスタ１７のいきい値
電圧を検出し、基準となる電圧、すなわち、電源
の低電圧側端子４よりＮチヤネルMOS型トラン
ジスタ１７のいきい値電圧だけ高い電圧を発生す
る回路である。この電圧を差動増幅回路２の他方
の入力端子１０に供給するものである。Ｐチヤネ
ルまたはＮチヤネルMOS型トランジスタ１５，
１６および１７，１８のトランジスタの大きさを
適当に組み合わせることにより、基準となる電
圧、すなわち、差動増幅回路１および２のそれぞ
れの入力端子８および１０の基準となる電圧を決
めることができる。差動増幅回路１および２は、
ＰチヤネルまたはＮチヤネルMOS型トランジス
タ１９〜２６に示す相補MOS型トランジスタの
各対で構成され、差動増幅回路２の出力端子１２
と差動増幅回路１の出力端子１１とを、OR回路
２７の入力とする。OR回路２７の出力端子２８
は、電源の電圧降下検出回路の出力端子である。
次に、電源の電圧降下検出回路の動作を説明す
る。電源の電圧が低下した場合に、入力端子８の
電圧、つまりＰチヤネルMOS型トランジスタ１
５のしきい値電圧から決められた検出電圧より、
入力端子７の電圧が高くなり、一方の差動増幅回
路１の出力端子１１の信号が、“Ｌ”レベルから
“Ｈ”レベルに変化し、また、入力端子１０の電
圧つまりＮチヤネルMOS型トランジスタ１７の
しきい値電圧から決められた検出電圧より、入力
端子９の電圧が低くなり、他方の差動増幅回路２
の出力端子１２の信号が、“Ｌ”レベルから“Ｈ”
レベルに変化する。電源の電圧降下検出として
は、入力端子７または９のどちらか一方が先に検
出電圧になつた時点で、出力端子１１または１２
の信号が、“Ｌ”レベルから“Ｈ”レベルに変化
し、OR回路２７の出力端子２８の出力信号を
“Ｌ”レベルから“Ｈ”レベルに変化させる。こ
れは、電源の同じ所定の電圧を検出するのに、Ｐ
チヤネルMOS型トランジスタ１５のしきい値電
圧、または、ＮチヤネルMOS型トランジスタ１
７のしきい値電圧から決められた検出電圧を使う
ことにより、一方のMOS型トランジスタのしき
い値電圧が、ばらついた場合でも正確に検出でき
る効果がある。
る。電源の電圧が低下した場合に、入力端子８の
電圧、つまりＰチヤネルMOS型トランジスタ１
５のしきい値電圧から決められた検出電圧より、
入力端子７の電圧が高くなり、一方の差動増幅回
路１の出力端子１１の信号が、“Ｌ”レベルから
“Ｈ”レベルに変化し、また、入力端子１０の電
圧つまりＮチヤネルMOS型トランジスタ１７の
しきい値電圧から決められた検出電圧より、入力
端子９の電圧が低くなり、他方の差動増幅回路２
の出力端子１２の信号が、“Ｌ”レベルから“Ｈ”
レベルに変化する。電源の電圧降下検出として
は、入力端子７または９のどちらか一方が先に検
出電圧になつた時点で、出力端子１１または１２
の信号が、“Ｌ”レベルから“Ｈ”レベルに変化
し、OR回路２７の出力端子２８の出力信号を
“Ｌ”レベルから“Ｈ”レベルに変化させる。こ
れは、電源の同じ所定の電圧を検出するのに、Ｐ
チヤネルMOS型トランジスタ１５のしきい値電
圧、または、ＮチヤネルMOS型トランジスタ１
７のしきい値電圧から決められた検出電圧を使う
ことにより、一方のMOS型トランジスタのしき
い値電圧が、ばらついた場合でも正確に検出でき
る効果がある。
第２図は、本発明の他の実施例に係わる電圧降
下検出回路を示すもので、消費電流低減を考慮し
た実施例であり、前記第１図に示す回路構成に付
加して、それぞれの基準電圧発生回路１３，１４
および差動増幅回路１，２に対して、それらの各
ＮチヤネルMOS型トランジスタ１６，５，１７，
６のソース端子２９，３０，３１，３２と電源の
低電圧側端子４との間に、ＮチヤネルMOS型ト
ランジスタ３３，３４，３５，３６を縦続接続し
たものである。そして、ＮチヤネルMOS型トラ
ンジスタ３３，３４，３５，３６の各ゲート共通
接続端子３７には所定の制御信号を印加する。ゲ
ート共通接続端子３７への制御信号の周波数およ
びパルス幅を適当に選び、検出を周期的にするこ
とにより、消費電流を小さくすることができる。
下検出回路を示すもので、消費電流低減を考慮し
た実施例であり、前記第１図に示す回路構成に付
加して、それぞれの基準電圧発生回路１３，１４
および差動増幅回路１，２に対して、それらの各
ＮチヤネルMOS型トランジスタ１６，５，１７，
６のソース端子２９，３０，３１，３２と電源の
低電圧側端子４との間に、ＮチヤネルMOS型ト
ランジスタ３３，３４，３５，３６を縦続接続し
たものである。そして、ＮチヤネルMOS型トラ
ンジスタ３３，３４，３５，３６の各ゲート共通
接続端子３７には所定の制御信号を印加する。ゲ
ート共通接続端子３７への制御信号の周波数およ
びパルス幅を適当に選び、検出を周期的にするこ
とにより、消費電流を小さくすることができる。
水晶腕時計などのように、小型の電池を電源と
して使用する機器においては、その消費電流を極
力、低く押えることが極めて重要であり、電池よ
り低い電圧を出力できる回路、例えば、容量によ
る電源電圧分圧回路を用い、その出力で内部の回
路を駆動している場合が多い。この内部回路駆動
用の電源電圧が低下した時に、水晶発振が停止し
ないように、電源の電圧値を検出し、例えば、電
池の電圧を直接内部回路に供給することが必要で
ある。従つて、本発明に係わる電源の電源電圧降
下検出回路を用いて電源切り替えを行なうことに
よつて、さらに電池の有効寿命を延ばし、その長
寿命化を図ることができる。
して使用する機器においては、その消費電流を極
力、低く押えることが極めて重要であり、電池よ
り低い電圧を出力できる回路、例えば、容量によ
る電源電圧分圧回路を用い、その出力で内部の回
路を駆動している場合が多い。この内部回路駆動
用の電源電圧が低下した時に、水晶発振が停止し
ないように、電源の電圧値を検出し、例えば、電
池の電圧を直接内部回路に供給することが必要で
ある。従つて、本発明に係わる電源の電源電圧降
下検出回路を用いて電源切り替えを行なうことに
よつて、さらに電池の有効寿命を延ばし、その長
寿命化を図ることができる。
第１図は本発明の実施例に係わる電源の電圧降
下検出回路の回路図、第２図は本発明の別の実施
例に係わる電源の電圧降下検出回路の回路図であ
る。 １，２……相補MOS型のアクテイブロード形
の差動増幅回路、３……電源の高電圧側端子、４
……電源の低電圧側端子、５，６……バイアス用
MOS型トランジスタ、７，８，９，１０……入
力端子、１１，１２……差動増幅回路１，２の出
力端子、１３，１４……検出基準電圧発生回路、
１５，１８，２１，２２，２５，２６……Ｐチヤ
ネルMOS型トランジスタ、１６，１７，１９，
２０，２３，２４，３３，３４，３５，３６……
ＮチヤネルMOS型トランジスタ、２７……OR回
路、２８……OR回路２７の出力端子、３７……
ゲート共通接続端子。
下検出回路の回路図、第２図は本発明の別の実施
例に係わる電源の電圧降下検出回路の回路図であ
る。 １，２……相補MOS型のアクテイブロード形
の差動増幅回路、３……電源の高電圧側端子、４
……電源の低電圧側端子、５，６……バイアス用
MOS型トランジスタ、７，８，９，１０……入
力端子、１１，１２……差動増幅回路１，２の出
力端子、１３，１４……検出基準電圧発生回路、
１５，１８，２１，２２，２５，２６……Ｐチヤ
ネルMOS型トランジスタ、１６，１７，１９，
２０，２３，２４，３３，３４，３５，３６……
ＮチヤネルMOS型トランジスタ、２７……OR回
路、２８……OR回路２７の出力端子、３７……
ゲート共通接続端子。
Claims (1)
- 【特許請求の範囲】 １ 電源の両端子間に接続された並列接続の第１
および第２の相補MOS型差動増幅回路と、常時
導通すべくゲート端子を前記電源の一方の電圧端
子に接続した第１の一導電型トランジスタとゲー
ト端子、ドレイン端子を共通接続した第１の他導
電型トランジスタを縦続接続した第１の基準電圧
発生回路と、前記第１の基準電圧発生回路と並列
接続し、常時導通すべくゲート端子を前記電源の
他方の電圧端子に接続した第２の他導電型トラン
ジスタとゲート端子、ドレイン端子を共通接続し
た第２の一導電型トランジスタを縦続接続した第
２の基準電圧発生回路とをそなえて、前記第１、
第２の相補MOS型差動増幅回路の基準電圧入力
部に、前記第１、第２の基準電圧発生回路出力の
所定基準電圧を各々印加するとともに、前記第
１、第２の相補MOS型差動増幅回路の両出力信
号を論理和合成して検出信号となすことを特徴と
する電圧降下検出回路。 ２ 並列接続の第１、第２の相補MOS型差動増
幅回路ならびに並列接続の第１および第２の基準
電圧発生回路の各々に固体スイツチ要素を縦続接
続し、前記固体スイツチを所定の制御信号によつ
て開閉動作させることを特徴とする特許請求の範
囲第１項に記載の電圧降下検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079348A JPS58196464A (ja) | 1982-05-11 | 1982-05-11 | 電圧降下検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079348A JPS58196464A (ja) | 1982-05-11 | 1982-05-11 | 電圧降下検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196464A JPS58196464A (ja) | 1983-11-15 |
| JPH0437387B2 true JPH0437387B2 (ja) | 1992-06-19 |
Family
ID=13687391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079348A Granted JPS58196464A (ja) | 1982-05-11 | 1982-05-11 | 電圧降下検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196464A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
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| WO2017187181A1 (en) * | 2016-04-27 | 2017-11-02 | The University Of Bristol | Voltage detector and voltage detector system |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117371U (ja) * | 1980-02-08 | 1981-09-08 |
-
1982
- 1982-05-11 JP JP57079348A patent/JPS58196464A/ja active Granted
Patent Citations (11)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196464A (ja) | 1983-11-15 |
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