JPS59163849A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59163849A JPS59163849A JP3793783A JP3793783A JPS59163849A JP S59163849 A JPS59163849 A JP S59163849A JP 3793783 A JP3793783 A JP 3793783A JP 3793783 A JP3793783 A JP 3793783A JP S59163849 A JPS59163849 A JP S59163849A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- semiconductor integrated
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/467—Sources with noise compensation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＩＳ ）う／ソスタたとえばＭＯＳトラン
ジスタによって構成された半導体集積回路に関し、特に
実効チャネル長が１μｍ以下のＭＯＳトランジスタを含
む半導体集積回路に関する。
ジスタによって構成された半導体集積回路に関し、特に
実効チャネル長が１μｍ以下のＭＯＳトランジスタを含
む半導体集積回路に関する。
ＭＯＳ ）ランソスタを含む半導体集積回路の発展には
めざ咬しいものがあり、１９６０年代の後半では実効チ
ャネル長が約１０μｍのＭＯＳ ）ラン・ゾスタ（（よ
る集積度が数十がいし数百素子のものが実現されている
。さらに微細加工化、高集積化が′ａコト、近年では実
効チャネル長が１．５μｍ程度で素子数も数十万素子の
ｖＬＳＩへと発展を続け、将来は実効チャネル長が１μ
ｍ以下のサブミクロンＭＯ８）ランジスタによるサブミ
クロン半導体集積回路の出現が予想される。
めざ咬しいものがあり、１９６０年代の後半では実効チ
ャネル長が約１０μｍのＭＯＳ ）ラン・ゾスタ（（よ
る集積度が数十がいし数百素子のものが実現されている
。さらに微細加工化、高集積化が′ａコト、近年では実
効チャネル長が１．５μｍ程度で素子数も数十万素子の
ｖＬＳＩへと発展を続け、将来は実効チャネル長が１μ
ｍ以下のサブミクロンＭＯ８）ランジスタによるサブミ
クロン半導体集積回路の出現が予想される。
ととるで、従来のＭＯＳ形の半導体集積回路では、外部
供給電源で直接に内部機能回路を動作させていて、供給
電源屯田も内部機能回路を構成スるＭＯ！’（）ランゾ
スタの実効チャネル長の縮小とともに低減されてきてい
る。たとえば、現在の１．５μｍの実効チャネル長のも
のでは、５ｖ単一電源下で動作させている。
供給電源で直接に内部機能回路を動作させていて、供給
電源屯田も内部機能回路を構成スるＭＯ！’（）ランゾ
スタの実効チャネル長の縮小とともに低減されてきてい
る。たとえば、現在の１．５μｍの実効チャネル長のも
のでは、５ｖ単一電源下で動作させている。
ＭＯＳ ）ランソスタの実効チャネル長の縮小に伴い、
電源電圧を一定にした場合の条件下では素子内の電界は
上昇しており、この電界の上昇によって次のような不都
合が発生する。
電源電圧を一定にした場合の条件下では素子内の電界は
上昇しており、この電界の上昇によって次のような不都
合が発生する。
■ インパクトイオン化によるホットエレクトロンやホ
ットホールの発生 ■ 基板電流の増大 ■ パンチスルー耐量の低下 ■ ソース、ドレイン各接合におけるブレークダウンの
発生 ■ ホットキャリアのｒ−ト絶ＲＩＩＩＸへのトラップ
によるＭＯＳトランジスタの醪１１直電圧の経時変化 このような不都合の発生により、外部供給電源の電圧範
囲には厳しい制限が与えられるという欠点がある。
ットホールの発生 ■ 基板電流の増大 ■ パンチスルー耐量の低下 ■ ソース、ドレイン各接合におけるブレークダウンの
発生 ■ ホットキャリアのｒ−ト絶ＲＩＩＩＸへのトラップ
によるＭＯＳトランジスタの醪１１直電圧の経時変化 このような不都合の発生により、外部供給電源の電圧範
囲には厳しい制限が与えられるという欠点がある。
さらに将来のサブミクロン半導体集積回路では、電源電
圧を現在までの標準電源である５■単一電源よりも低い
ものにする必要が出てくると思われる。これは前記した
ようなのから■の不都合の発生を防止するためであるが
、この中でも特にホットキャリアのダート絶縁膜中への
トラップによるＭＯＳ）ランジスタの閾値電圧の経時変
化は、サブミクロン半導体集積回路の速度性能の著しい
劣化や、不良動作の発生を引き起こす原因となる。
圧を現在までの標準電源である５■単一電源よりも低い
ものにする必要が出てくると思われる。これは前記した
ようなのから■の不都合の発生を防止するためであるが
、この中でも特にホットキャリアのダート絶縁膜中への
トラップによるＭＯＳ）ランジスタの閾値電圧の経時変
化は、サブミクロン半導体集積回路の速度性能の著しい
劣化や、不良動作の発生を引き起こす原因となる。
第１図は一般的なエンハンヌメント形ＭＯ９）ランソス
タの構成を示す断面図である。図において１はたとえば
導電型がｐ型のシリコン基板であり、この基板１の内表
面にはｎ型の一対のソース領域２及びドレイン領域３が
形成されている。さらに上記ソース、ドレイン領域間の
チャネル上にはダートＰ縁膜４を介して多結晶シリコン
からなるダート電極５が形成されている。
タの構成を示す断面図である。図において１はたとえば
導電型がｐ型のシリコン基板であり、この基板１の内表
面にはｎ型の一対のソース領域２及びドレイン領域３が
形成されている。さらに上記ソース、ドレイン領域間の
チャネル上にはダートＰ縁膜４を介して多結晶シリコン
からなるダート電極５が形成されている。
第２図は」１記構成でなるＭＯＳ ）ランソスタのエネ
ルギー・々ンド状態を示す図である。
ルギー・々ンド状態を示す図である。
いま第２図に示すように、シリコン基板１とダート絶縁
ｎｔｌ ４の表面との間に形成される、二５− レフトロンに対するポテンションバリヤφ は約３．１
ｅＶ有り、またホールに対するポテンションバリヤφ５
は約３．８ｅＶ有る。ここで、素子が微細化され、第１
図中’ ”ｏｆｆで示されるＭＯＳトランジスタの実効
チャネル長が１μｍ以下に短縮された状態において電源
電圧が５ｖに設定されているならば、イン・ダクトイオ
ン化によって発生ｔ、７’ｍホットエレクトロンやホッ
トホールがそれぞれ上記ポテンションバリヤφ。、φ５
を越えてｒ−ト絶縁膜４中に放出される確率は高くなる
。
ｎｔｌ ４の表面との間に形成される、二５− レフトロンに対するポテンションバリヤφ は約３．１
ｅＶ有り、またホールに対するポテンションバリヤφ５
は約３．８ｅＶ有る。ここで、素子が微細化され、第１
図中’ ”ｏｆｆで示されるＭＯＳトランジスタの実効
チャネル長が１μｍ以下に短縮された状態において電源
電圧が５ｖに設定されているならば、イン・ダクトイオ
ン化によって発生ｔ、７’ｍホットエレクトロンやホッ
トホールがそれぞれ上記ポテンションバリヤφ。、φ５
を越えてｒ−ト絶縁膜４中に放出される確率は高くなる
。
するとエレクトロンあるいはホールがトラップされて、
閾＋ｉｘ圧の経時変化が大きなものになってしまう。他
方、システム応用上からは、システムを構成する各集積
回路の′電源が共通化されることが小型化、低コスト化
の面から好ましく、またＴＴＬコン・タテビリティ等も
考慮した場合、サブミクロン半導体集積回路も現在の標
準化電源である５Ｖｉ源下で動作するのが好ましい。し
かし彦がら、従来のように外部供給電源で直接に内部機
能回路を動作させる方式の半導６一 体集積回路では、５ｖ電源下で動作させることは上記し
たように特性の劣化を招き、不良の発生を引き起すとい
う欠点がある。
閾＋ｉｘ圧の経時変化が大きなものになってしまう。他
方、システム応用上からは、システムを構成する各集積
回路の′電源が共通化されることが小型化、低コスト化
の面から好ましく、またＴＴＬコン・タテビリティ等も
考慮した場合、サブミクロン半導体集積回路も現在の標
準化電源である５Ｖｉ源下で動作するのが好ましい。し
かし彦がら、従来のように外部供給電源で直接に内部機
能回路を動作させる方式の半導６一 体集積回路では、５ｖ電源下で動作させることは上記し
たように特性の劣化を招き、不良の発生を引き起すとい
う欠点がある。
また、従来方式の半導体集積回路では、その性能たとえ
ば動作速度、消費電流等が外部供給電圧に対し大きく依
存して変化してしまう。このため、集積回路の設計上の
困難度が増したり、システム応用上使いにくく々る欠点
がある。
ば動作速度、消費電流等が外部供給電圧に対し大きく依
存して変化してしまう。このため、集積回路の設計上の
困難度が増したり、システム応用上使いにくく々る欠点
がある。
またさらに、従来方式の半導体集積回路では、応用上精
度のよい１！源の下で動作させなければならない。すｈ
わち、鞘変の低い電源を用いる場合、過大電圧が印加さ
れると劣化したりして信頼性上の問題を引き起し、寸た
電源ス・ぐイクや電源ノイズによる劣化や誤動作を伴う
。
度のよい１！源の下で動作させなければならない。すｈ
わち、鞘変の低い電源を用いる場合、過大電圧が印加さ
れると劣化したりして信頼性上の問題を引き起し、寸た
電源ス・ぐイクや電源ノイズによる劣化や誤動作を伴う
。
この発明は上記のような事情を考慮してなされたもので
あり、その第１の目的は、広い範囲の外部供給電源電圧
の下で劣化なく、高い信頼性で動作する半導体集積回路
を提供することにある。
あり、その第１の目的は、広い範囲の外部供給電源電圧
の下で劣化なく、高い信頼性で動作する半導体集積回路
を提供することにある。
この発明の第２の目的は、広い範囲の外部供給電源電圧
に対して、一定した性能で動作する半導体集積回路を提
供することにある。
に対して、一定した性能で動作する半導体集積回路を提
供することにある。
この発明の第３の目的は、電源ス・ぐイクによる劣化の
ない半導体集積回路を提供することにある。
ない半導体集積回路を提供することにある。
この発明の第４の目的は、電源ノイズや変動に対して安
定に動作する半導体集積回路を提供することにある。
定に動作する半導体集積回路を提供することにある。
上記目的を達成するためとの発明にあっては、相互間に
電源電圧が供給される第１．第２の端子のうちいずれ、
か一方の端子の電圧をシフトして内部電源線に供給する
トランジスタ素子、内部電源線の電圧を所定の！ａＩ値
電圧で検出し、その検出出力を上記トランジスタ素子の
制御端子に供給する重圧検出回路とで、上記第１あるい
は第２の端子の電圧からシフトされた一定電圧を得る内
部電源回路を構成し、との内部電源回路で得られる電圧
と第１．あるいは第２の端子の電圧との下で、ＭＯＳト
ランジスタにより構成される内部機能回路を動作させる
ようにしている。
電源電圧が供給される第１．第２の端子のうちいずれ、
か一方の端子の電圧をシフトして内部電源線に供給する
トランジスタ素子、内部電源線の電圧を所定の！ａＩ値
電圧で検出し、その検出出力を上記トランジスタ素子の
制御端子に供給する重圧検出回路とで、上記第１あるい
は第２の端子の電圧からシフトされた一定電圧を得る内
部電源回路を構成し、との内部電源回路で得られる電圧
と第１．あるいは第２の端子の電圧との下で、ＭＯＳト
ランジスタにより構成される内部機能回路を動作させる
ようにしている。
以下図面を参照してこの発明の一実施例を説明する。第
３図はとの発明に係る半導体集積回路の構成を示すブロ
ック図である。
３図はとの発明に係る半導体集積回路の構成を示すブロ
ック図である。
図において１ｏＦｉ外部から電源電圧ｖｃｃ（たとえば
５Ｖ）が供給される電源端子、２０は接地電圧ｖ８ｓ（
Ｏｖ）が外部から与えられる接地端子、υは上記端子１
０に供給される電圧を降圧してシフトし一定電圧ｖＩＮ
Ｔを得る内部電源回路、４０けこの内部電源回路３０−
で得られる電圧ｖ１．１が供給されこの電圧により充電
される内部電源線、すはこの内部電源線４０における電
圧を電源電圧として用いて動作する、ＭＯＳトランジス
タによって構成されたたとえばダイナミックＲＡＭ 、
スタティックＲＡＭ 、 ＲＯＭ 、 ＥＰＲＯＭ。
５Ｖ）が供給される電源端子、２０は接地電圧ｖ８ｓ（
Ｏｖ）が外部から与えられる接地端子、υは上記端子１
０に供給される電圧を降圧してシフトし一定電圧ｖＩＮ
Ｔを得る内部電源回路、４０けこの内部電源回路３０−
で得られる電圧ｖ１．１が供給されこの電圧により充電
される内部電源線、すはこの内部電源線４０における電
圧を電源電圧として用いて動作する、ＭＯＳトランジス
タによって構成されたたとえばダイナミックＲＡＭ 、
スタティックＲＡＭ 、 ＲＯＭ 、 ＥＰＲＯＭ。
Ｅ２ＰＲＯＭ等のメモリあるいはマイクロプロセッサ、
マイクロコンピュータ等の論理回路からなる内９一 部機能回路、６０はこの内部機能回路Ｌ１に入力信号を
供給するために設けられた入力端子、７０は内部機能回
路５０からの信号を外部に出力するために設けられた出
力端子である。
マイクロコンピュータ等の論理回路からなる内９一 部機能回路、６０はこの内部機能回路Ｌ１に入力信号を
供給するために設けられた入力端子、７０は内部機能回
路５０からの信号を外部に出力するために設けられた出
力端子である。
上記内部電源回路しは、制御端子３ノを有する降圧回路
−Ｌｌと、上記内部電源線４０の電圧を所定の閾値゛酸
田で検出し、この検出出力が上記降圧回路Ｌ」の制御端
子３ノに供給される電圧検出回路、？ ３とから構成さ
れている。
−Ｌｌと、上記内部電源線４０の電圧を所定の閾値゛酸
田で検出し、この検出出力が上記降圧回路Ｌ」の制御端
子３ノに供給される電圧検出回路、？ ３とから構成さ
れている。
上記構成で々る半導体集積回路では、電源端子１０に供
給される電圧Ｖ。Ｃから内部電源回路Ｌ」でこの電圧ｖ
ｃｃよりも低い一定電圧Ｖ工８．を作りこれを内部機能
回路−５０，の電源電圧として使用するようにしたもの
である。また、内部電源回路しでは次のようにして電圧
ｖｃｃから電圧ｖＩＮＴを得ている。す々わち、降圧回
路３２ではその制御端子３１に供給される電圧検出回路
３３からの出力に応じて電圧Ｖ。Ｃを降圧し電圧ｖ１Ｎ
Ｔを得る。一方、重圧検出回路３３は、上記内部電源線
４０における電圧ｖＸＮＴを所定の閾値１０− 電圧ｖＴＨで検出する。この検出出力は上記降圧回路Ｌ
１の制御端子３ノに供給されるため、この降圧回路Ｕか
らの出力電圧Ｖ１．Ｔｉｔ、、降圧回路Ｌノ及び電圧検
出回路υからなる閉ループでｖＴ□と一致するように制
御される。
給される電圧Ｖ。Ｃから内部電源回路Ｌ」でこの電圧ｖ
ｃｃよりも低い一定電圧Ｖ工８．を作りこれを内部機能
回路−５０，の電源電圧として使用するようにしたもの
である。また、内部電源回路しでは次のようにして電圧
ｖｃｃから電圧ｖＩＮＴを得ている。す々わち、降圧回
路３２ではその制御端子３１に供給される電圧検出回路
３３からの出力に応じて電圧Ｖ。Ｃを降圧し電圧ｖ１Ｎ
Ｔを得る。一方、重圧検出回路３３は、上記内部電源線
４０における電圧ｖＸＮＴを所定の閾値１０− 電圧ｖＴＨで検出する。この検出出力は上記降圧回路Ｌ
１の制御端子３ノに供給されるため、この降圧回路Ｕか
らの出力電圧Ｖ１．Ｔｉｔ、、降圧回路Ｌノ及び電圧検
出回路υからなる閉ループでｖＴ□と一致するように制
御される。
第４図力いし第７図はそれぞれ、上記第３図の実施例回
路における内部電源回路Ｕの具体的な回路図である。
路における内部電源回路Ｕの具体的な回路図である。
第４図において、降圧回路Ｌ１は二ンノ）ンスメント形
のＰチャネルＭＯ８）ランジスタ１０１により構成され
、このＭＯＳ ）ランソスタ１０１のソースが端子１０
に、ドレイ／が内部電源線４０にそれぞれ接続され、さ
らにダートが制御端子３１に接続されている。電圧検出
回路Ｌ」は、ＰチャネルＭＯ８）ランソスタ３０１とＮ
チャネルＭＯＳ ）ランゾスタ３０２とからなるＣＭＯ
Ｓイン・々−タ３０３と、これと同様の構成をもう１つ
のＣＭＯＳインバーター３０４を縦続接続して構成され
る。この電圧検出回路Ｕの開直電圧ｖＴＨは、主として
ＣＭＯＳインバータ３０３を構成する２つのＭＯＳトラ
ンソスタ３０ノと３０２それぞれのスレッショルド電圧
ｖｔｈと相互コンダクタンスの比により決められ、たと
えば２．Ｏｖとなるように設定される。
のＰチャネルＭＯ８）ランジスタ１０１により構成され
、このＭＯＳ ）ランソスタ１０１のソースが端子１０
に、ドレイ／が内部電源線４０にそれぞれ接続され、さ
らにダートが制御端子３１に接続されている。電圧検出
回路Ｌ」は、ＰチャネルＭＯ８）ランソスタ３０１とＮ
チャネルＭＯＳ ）ランゾスタ３０２とからなるＣＭＯ
Ｓイン・々−タ３０３と、これと同様の構成をもう１つ
のＣＭＯＳインバーター３０４を縦続接続して構成され
る。この電圧検出回路Ｕの開直電圧ｖＴＨは、主として
ＣＭＯＳインバータ３０３を構成する２つのＭＯＳトラ
ンソスタ３０ノと３０２それぞれのスレッショルド電圧
ｖｔｈと相互コンダクタンスの比により決められ、たと
えば２．Ｏｖとなるように設定される。
このような構成でなる内部電源回路において、内部電源
ａ４０の電圧■ＸＮＴが電圧検出回路ＬＬの閾Ｗｉ、電
圧”ＴＨよりも低いと、すなわちＶＩＮＴ＜ｖ、□なら
ば、電圧検出回路１ｉの出力信号は低レベル（ｖｓＩｌ
電位）と々す、これによってＰチャネルＭＯ８）ランゾ
スタ１０１の導通度が上がり、内部電源線４００電圧ｖ
１ＮＴが高められる。これとは逆にＶ、Ｎ、＞Ｖ□１な
らば電圧検出回路３３の出力信号は高レベル（、Ｖｃ（
、を位）となり、これによってＰチャネルＭＯＳトラン
ジスタ１０１の導通度が下がり、内部電源線４００電位
ｖ１ＮＴは今度は低く々る。以上の動作により、内部電
源線４０の電圧ｖ１ＮＴは１ ＶＩＮＴ ” ｖＴＨ に設定されることになる。すなわち、この回路では上記
したようにｖＴＨが２．Ｏｖに設定されているため、ｖ
ｌＮＴも２．Ｏｖ一定に設定され、外部供給電源電圧ｖ
ｃｃＯ値が５ｖ一定のときにも、あるいは電圧変動、電
源スパイクや電源ノイズによる変動に対しても、ｖＸＮ
Ｔの値は２．Ｏｖ一定のままとなる。
ａ４０の電圧■ＸＮＴが電圧検出回路ＬＬの閾Ｗｉ、電
圧”ＴＨよりも低いと、すなわちＶＩＮＴ＜ｖ、□なら
ば、電圧検出回路１ｉの出力信号は低レベル（ｖｓＩｌ
電位）と々す、これによってＰチャネルＭＯ８）ランゾ
スタ１０１の導通度が上がり、内部電源線４００電圧ｖ
１ＮＴが高められる。これとは逆にＶ、Ｎ、＞Ｖ□１な
らば電圧検出回路３３の出力信号は高レベル（、Ｖｃ（
、を位）となり、これによってＰチャネルＭＯＳトラン
ジスタ１０１の導通度が下がり、内部電源線４００電位
ｖ１ＮＴは今度は低く々る。以上の動作により、内部電
源線４０の電圧ｖ１ＮＴは１ ＶＩＮＴ ” ｖＴＨ に設定されることになる。すなわち、この回路では上記
したようにｖＴＨが２．Ｏｖに設定されているため、ｖ
ｌＮＴも２．Ｏｖ一定に設定され、外部供給電源電圧ｖ
ｃｃＯ値が５ｖ一定のときにも、あるいは電圧変動、電
源スパイクや電源ノイズによる変動に対しても、ｖＸＮ
Ｔの値は２．Ｏｖ一定のままとなる。
第５図の内部電源回路は、降圧回路Ｌ１がエンハンスメ
ント形のＮチャネルＭＯＳトランジスタ１０２で構成さ
れる場合の例を示す。そしてこのＭＯＳトランランタ１
０２のドレインが端子１０に、ソースが内部電源線４０
にそれぞれ接続され、ダートが制御端子３１に接続され
ている。このとき電圧検出回路３３は、ＮチャネルのＭ
ＯＳ ）ランジスタ３０５と負荷抵抗３０６とから々る
インバータ回路３０７によって構成される。すなわち、
この回路は第４図回路とくらべて、ＰチャネルＭＯ８ｈ
ランゾスタ１０１がＮチャネルＭＯＳ ）ランゾスタ１
０２に置き変わっており、制御端子３ノに供給される信
号に対する動作が逆にがるため、電圧検出回路３Ｂも２
段インバータ構成のものから１段インバータ構１３− 成のものに置き替えられている。なお、この第５図回路
内のＮチャネルＭＯＳトランジスタ１０２はディプレッ
ション形のものを用いるようにしても良い。
ント形のＮチャネルＭＯＳトランジスタ１０２で構成さ
れる場合の例を示す。そしてこのＭＯＳトランランタ１
０２のドレインが端子１０に、ソースが内部電源線４０
にそれぞれ接続され、ダートが制御端子３１に接続され
ている。このとき電圧検出回路３３は、ＮチャネルのＭ
ＯＳ ）ランジスタ３０５と負荷抵抗３０６とから々る
インバータ回路３０７によって構成される。すなわち、
この回路は第４図回路とくらべて、ＰチャネルＭＯ８ｈ
ランゾスタ１０１がＮチャネルＭＯＳ ）ランゾスタ１
０２に置き変わっており、制御端子３ノに供給される信
号に対する動作が逆にがるため、電圧検出回路３Ｂも２
段インバータ構成のものから１段インバータ構１３− 成のものに置き替えられている。なお、この第５図回路
内のＮチャネルＭＯＳトランジスタ１０２はディプレッ
ション形のものを用いるようにしても良い。
第６図の内部電源回路では、第４図の降圧回路Ｌ１とし
てのＰチャネルＭＯＳトランジスタ１０１の代りにＰＮ
Ｐ形のバイポーラトランジスタ１０３を用いるようにし
たものであり、このように構成しても第４図回路と同様
に動作する。
てのＰチャネルＭＯＳトランジスタ１０１の代りにＰＮ
Ｐ形のバイポーラトランジスタ１０３を用いるようにし
たものであり、このように構成しても第４図回路と同様
に動作する。
とのとき、制御端子３１１ｄ ＰＮＰ形・ぐイポーラト
ランゾスタ１０３０ペースに接続されている。
ランゾスタ１０３０ペースに接続されている。
第７図の内部電源回路では、第５図の降圧回路Ｌ１とし
てのＮチャネルＭＯＳ ）ランソスタ１０２の代りにＮ
ＰＮ形のバイポーラトランジスタ１０４を用いるように
したものであり、このように構成しても第５図回路と同
様に動作する。
てのＮチャネルＭＯＳ ）ランソスタ１０２の代りにＮ
ＰＮ形のバイポーラトランジスタ１０４を用いるように
したものであり、このように構成しても第５図回路と同
様に動作する。
なおこのとき、電圧検出回路３３はＰチャネルＭＯ８）
ランソスタ３０１とＮチャネルＭＯＳ ）ランジスタ３
０２とからなる１段のＣＭＯＳインバータ１９０３で構
成されている。これは第５図のイ１４− ンパータ回路３０７と同様に構成してもよいが、バイポ
ーラトランジスタ１０４により大きなペース電流を供給
するにはＣＭＯ８構成とした方が効果的である。
ランソスタ３０１とＮチャネルＭＯＳ ）ランジスタ３
０２とからなる１段のＣＭＯＳインバータ１９０３で構
成されている。これは第５図のイ１４− ンパータ回路３０７と同様に構成してもよいが、バイポ
ーラトランジスタ１０４により大きなペース電流を供給
するにはＣＭＯ８構成とした方が効果的である。
ところで、第４図ないし第７図の各回路において、内部
電源線４０における面圧設定は、内部電源線４０に付随
している容量を降圧回路ヨの出力電圧で充電することに
より行なわれる。一方、降圧回路３ｚ、内部ｍ源線４０
および電圧検出回路しは閉ループを構成しており、条件
によってはこの閉ループで発振現象が生じる恐れがある
。そこで、上記各実施例では、降圧回路１１によって内
部電源線４０を充電する際の時定数をＴとし、さらに電
圧検出回路Ｌλの電圧検出時の時定数（閉鎖検出時間）
をＴｄとする場合に、ｔｄ＜Ｔの関係を満足するように
、トランジスタ１０１．１０２，１０３，１０４の大き
さあるいは電工検出回路３３内の各トランジスタの大き
さ等を設定して発振を防止するようにしている。
電源線４０における面圧設定は、内部電源線４０に付随
している容量を降圧回路ヨの出力電圧で充電することに
より行なわれる。一方、降圧回路３ｚ、内部ｍ源線４０
および電圧検出回路しは閉ループを構成しており、条件
によってはこの閉ループで発振現象が生じる恐れがある
。そこで、上記各実施例では、降圧回路１１によって内
部電源線４０を充電する際の時定数をＴとし、さらに電
圧検出回路Ｌλの電圧検出時の時定数（閉鎖検出時間）
をＴｄとする場合に、ｔｄ＜Ｔの関係を満足するように
、トランジスタ１０１．１０２，１０３，１０４の大き
さあるいは電工検出回路３３内の各トランジスタの大き
さ等を設定して発振を防止するようにしている。
第８図はこの発明の他の実施例の構成を示すブロック図
である。この実施例回路では出力電圧の異なる２つの内
部電源回路３０ Ａ 、 ３０ Ｂを設け、それぞれの
出力電圧ｖＩＮ？１１ ”ＩＮＴ２で内部機能回路■の
異彦る部分を動作させるようにしたものである。このよ
うに２つの内部電源回路、９０ Ａ 、 ３０ Ｂを設
けることによって、内部機能回路−５０の一方部分では
電源電圧を低くして消費電力の節減化を図り、他方部分
では電源電圧を高くして動作速度の高速化を図るという
効果を得ることができる。
である。この実施例回路では出力電圧の異なる２つの内
部電源回路３０ Ａ 、 ３０ Ｂを設け、それぞれの
出力電圧ｖＩＮ？１１ ”ＩＮＴ２で内部機能回路■の
異彦る部分を動作させるようにしたものである。このよ
うに２つの内部電源回路、９０ Ａ 、 ３０ Ｂを設
けることによって、内部機能回路−５０の一方部分では
電源電圧を低くして消費電力の節減化を図り、他方部分
では電源電圧を高くして動作速度の高速化を図るという
効果を得ることができる。
このように上記実施例では次のような効果が実現される
。まず、各実施例ではたとえば２．ＯＶから８ｖという
広い範囲の外部供給電源電圧ｖｃｃに対し、高い電流供
給能力の、２．ＯＶ一定の電圧を出力する内部電源回路
をオンチップに得ることができる。そしてこの一定した
、しかも降圧された内部電源電圧の下で実効チャネル長
が１μｍ以下のＭＯＳ ）ランゾスタを含む内部機能回
路ＬＡが動作するので、背景技術で説明した■からΦ）
までのＭＯＳトランジスタの微細化による電源′ｉ・ｒ
、 ＩＥ ｊｂｌｌ １服の問題点がすべて解消でき、
これによって劣化現象のないサブミクロンオーダーの半
導体集積回路が実現できる。
。まず、各実施例ではたとえば２．ＯＶから８ｖという
広い範囲の外部供給電源電圧ｖｃｃに対し、高い電流供
給能力の、２．ＯＶ一定の電圧を出力する内部電源回路
をオンチップに得ることができる。そしてこの一定した
、しかも降圧された内部電源電圧の下で実効チャネル長
が１μｍ以下のＭＯＳ ）ランゾスタを含む内部機能回
路ＬＡが動作するので、背景技術で説明した■からΦ）
までのＭＯＳトランジスタの微細化による電源′ｉ・ｒ
、 ＩＥ ｊｂｌｌ １服の問題点がすべて解消でき、
これによって劣化現象のないサブミクロンオーダーの半
導体集積回路が実現できる。
さらに外部供給電源電圧が変化しても、降圧された一定
の内部電源電圧の下で内部機能回路が動作するので、外
部供給電源電圧の変化に対して動作速［ψや消費電流等
の性能が一定で安定したザブミクロンオーダーの半導体
集積回路が実現できる。同様に、電源ノイズに対しても
強い半導体集積回路が実現できるとともに、電源スノＲ
イクが入っても劣化しない半導体集積回路が実現できる
。これによって１μｍ以下の実効チャネル長のＭＯＳト
ランジスタを含む半導体集積回路を従来の標準化電源で
ある５ｖ単一電源でかつＴＴＬインターフェースで動作
させることが可能であり、また、将来の低電圧化された
たとえば３．５ Ｖ Ｋ源の下でも同様な性能で動作さ
せることもできる。
の内部電源電圧の下で内部機能回路が動作するので、外
部供給電源電圧の変化に対して動作速［ψや消費電流等
の性能が一定で安定したザブミクロンオーダーの半導体
集積回路が実現できる。同様に、電源ノイズに対しても
強い半導体集積回路が実現できるとともに、電源スノＲ
イクが入っても劣化しない半導体集積回路が実現できる
。これによって１μｍ以下の実効チャネル長のＭＯＳト
ランジスタを含む半導体集積回路を従来の標準化電源で
ある５ｖ単一電源でかつＴＴＬインターフェースで動作
させることが可能であり、また、将来の低電圧化された
たとえば３．５ Ｖ Ｋ源の下でも同様な性能で動作さ
せることもできる。
ところで、上記第３図に示す実施例回路では、１７−
電源端子１０に供給される電源電圧ｖｃｃを用いて内部
ＦｖＩＬ源回路ＳＯでこれをシフトして低い一定電圧ｖ
１ＮＴを作り、内部機能回路Ｌ」は接地電位ｖ８ｓとこ
の一定電圧ｖ１ＮＴとの間で動作させるように構成され
ているが、これは第９図の実施例に示すように降圧回路
！−１−の代りに電圧シフト回路紐が設けられた内部機
能回路二′によって接地端子２０における電圧をＯｖか
らシフトさせて内ｓ電源線４０に供給するようにしても
よい。この実施例の場合、内部機能回路」は内部紙蒔線
４０で得られるシフトされた電圧Ｖ１ＮＴと電源電圧”
ｃｃの下で動作することになる。
ＦｖＩＬ源回路ＳＯでこれをシフトして低い一定電圧ｖ
１ＮＴを作り、内部機能回路Ｌ」は接地電位ｖ８ｓとこ
の一定電圧ｖ１ＮＴとの間で動作させるように構成され
ているが、これは第９図の実施例に示すように降圧回路
！−１−の代りに電圧シフト回路紐が設けられた内部機
能回路二′によって接地端子２０における電圧をＯｖか
らシフトさせて内ｓ電源線４０に供給するようにしても
よい。この実施例の場合、内部機能回路」は内部紙蒔線
４０で得られるシフトされた電圧Ｖ１ＮＴと電源電圧”
ｃｃの下で動作することになる。
第１Ｏ図ないし第１３図はそれぞれ、上記第９図の実施
例回路における内部電源回路ｓ ｏｌの具体的な回路図
であり、前記第４図ないし第７図のものとそれぞれ対応
している。そしてこれら第１０図ないし第１３図の回路
では、出力電圧として接地電圧■８Ｂをシフトしてこれ
よりも高い電圧を出力するために、第４図ないし第７図
中のＰチャネルＭＯ８）ランノスタ１０１．Ｎ１８− チャネルＭＯ８）ランソスタ１０２、ＰＮＰ形のバイポ
ーラトランジスタ１０３、ＮＰＮ形のバイポーラトラン
ジスタ１０４の代りに、ＮチャネルＭＯＳ ）ランゾス
タ４０ノ、ＰチャネルＭＯ８）ランシアスタ４０２ 、
ＮＰＮ形のΔイポーラトランジスタ４０３、ＰＮＰ形の
バイポーラトランジスタ４０４それぞれで電圧シフト回
路υ−が構成される。
例回路における内部電源回路ｓ ｏｌの具体的な回路図
であり、前記第４図ないし第７図のものとそれぞれ対応
している。そしてこれら第１０図ないし第１３図の回路
では、出力電圧として接地電圧■８Ｂをシフトしてこれ
よりも高い電圧を出力するために、第４図ないし第７図
中のＰチャネルＭＯ８）ランノスタ１０１．Ｎ１８− チャネルＭＯ８）ランソスタ１０２、ＰＮＰ形のバイポ
ーラトランジスタ１０３、ＮＰＮ形のバイポーラトラン
ジスタ１０４の代りに、ＮチャネルＭＯＳ ）ランゾス
タ４０ノ、ＰチャネルＭＯ８）ランシアスタ４０２ 、
ＮＰＮ形のΔイポーラトランジスタ４０３、ＰＮＰ形の
バイポーラトランジスタ４０４それぞれで電圧シフト回
路υ−が構成される。
なお、前記第８図と同様に、上記第９図に示す内部電源
回路り互°を２つ設け、それぞれの出力電圧で内部機能
回路Ｕの異ガる部分を動作させるように構成してもよい
。
回路り互°を２つ設け、それぞれの出力電圧で内部機能
回路Ｕの異ガる部分を動作させるように構成してもよい
。
なお、この発明は上記実施例に限定されるもれそれ単一
のＭＯＳ ）ランゾスタあるいはバイポーラトランジス
タで構成する場合について説明したが、これは２つある
いはそれ以上のトランジスタを並列接続もしくは直列接
続して構成するようにしてもよい。また第４図ないし第
７図あるいは第１０図がいし第１３図に示す内部電源回
路の出力電圧が２．ＯＶＫ設定されるｊ易今について説
明したが、これは電圧検出回路υにおける閾値電ＦＦ、
ＶＴ１ｆの設定によって、ＭＯＳトランジスタの実効チ
ャネル長が１μｍｔｏ、５μ、、、０．４ｔｈｍと縮小
されるに従ってたとえば２．Ｏｖから０．５Ｖ等と変化
させることができるのはいう捷でもない。
のＭＯＳ ）ランゾスタあるいはバイポーラトランジス
タで構成する場合について説明したが、これは２つある
いはそれ以上のトランジスタを並列接続もしくは直列接
続して構成するようにしてもよい。また第４図ないし第
７図あるいは第１０図がいし第１３図に示す内部電源回
路の出力電圧が２．ＯＶＫ設定されるｊ易今について説
明したが、これは電圧検出回路υにおける閾値電ＦＦ、
ＶＴ１ｆの設定によって、ＭＯＳトランジスタの実効チ
ャネル長が１μｍｔｏ、５μ、、、０．４ｔｈｍと縮小
されるに従ってたとえば２．Ｏｖから０．５Ｖ等と変化
させることができるのはいう捷でもない。
以上説明したようにこの発明によれば、広い範囲の外部
供給電源電圧の下で劣化々く、高い信頼性でしかも一定
した性能で動作し、電源スノ母イクによる劣化も々く、
電源ノイズや変動に対して安定に動作する半導体集積回
路を提供することができる。
供給電源電圧の下で劣化々く、高い信頼性でしかも一定
した性能で動作し、電源スノ母イクによる劣化も々く、
電源ノイズや変動に対して安定に動作する半導体集積回
路を提供することができる。
第１図および第２図はそれぞれ一般的なＭＯＳトランジ
スタの断面図およびエネルギーバンド状態図、第３図は
この発明の一実施例の構成を示すグロック図、第４図な
いし第７図はそれぞれ第３図の実施例回路の一部分を具
体的に示す回路図、第８図はこの発明の他の実施例の構
成を示すプロ、り図、第９図はこの発明の異なる他の実
施例の構成を示す図、第１０図ないし第１３図はそれぞ
れ第９図の実施例回路の一部分を具体的に示す回路図で
ある。 １０・・・電源端子、２０・・・接地端子、３０・・・
内部電源回路、４０・・・、内部電源線、５θ・・・内
部機能回路、６０・・・入力端子、７０・・・出力端子
、３１・・・制御端子、３２・・・降圧回路、３３・・
・電圧検出回路、３４・・・電圧シフト回路、１０１゜
４０２・・・ＰチャネルＭＯ８）ランソスタ、１０２゜
４０１・・・ＮチャネルＭＯＳ ）ランソスタ、１０３
゜４０４・・・ＰＮＰ形パイポーラトランソスタ、１０
４＊４０３・・・ＮＰＮ形バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦、−２１−’− 第１図 、５ 第２図 イｒｌｉｉ′＋苓 １ ケーＰシ蜂膿 第１１図 第１２図 ＩＮＴ 第１３ 図 ＩＮＴ ・？■ 〜 °′１つ （ ＋ ｌ ｗ−。 １ −ｍ
スタの断面図およびエネルギーバンド状態図、第３図は
この発明の一実施例の構成を示すグロック図、第４図な
いし第７図はそれぞれ第３図の実施例回路の一部分を具
体的に示す回路図、第８図はこの発明の他の実施例の構
成を示すプロ、り図、第９図はこの発明の異なる他の実
施例の構成を示す図、第１０図ないし第１３図はそれぞ
れ第９図の実施例回路の一部分を具体的に示す回路図で
ある。 １０・・・電源端子、２０・・・接地端子、３０・・・
内部電源回路、４０・・・、内部電源線、５θ・・・内
部機能回路、６０・・・入力端子、７０・・・出力端子
、３１・・・制御端子、３２・・・降圧回路、３３・・
・電圧検出回路、３４・・・電圧シフト回路、１０１゜
４０２・・・ＰチャネルＭＯ８）ランソスタ、１０２゜
４０１・・・ＮチャネルＭＯＳ ）ランソスタ、１０３
゜４０４・・・ＰＮＰ形パイポーラトランソスタ、１０
４＊４０３・・・ＮＰＮ形バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦、−２１−’− 第１図 、５ 第２図 イｒｌｉｉ′＋苓 １ ケーＰシ蜂膿 第１１図 第１２図 ＩＮＴ 第１３ 図 ＩＮＴ ・？■ 〜 °′１つ （ ＋ ｌ ｗ−。 １ −ｍ
Claims (7)
- （１）相互間に電源電圧が供給される第１．第２の端子
と、制御端子を有し上記第１．第２のいずれか一方の端
子の電圧のシフトを行なう電圧シフト手段と、この手段
によってシフトされた電圧が供給されこの電圧により充
電される内部電源線と、この内部電源線における電圧を
所定の閾値電圧で検出するとともにその検出出力が上記
電圧シフト手段の制御端子に供給される電圧検出手段と
、上記内部電源線と上記第１゜第２いずれか一方の端子
との間の電圧で動作する、ＭｒＳ トランジスタで構成
された機能回路とを具備したことを特徴とする半導体集
積回路。 - （２）前記電圧シフト手段がトランジスタ素子である特
許請求の範囲第１項に記載の半導体集積回路。 - （３）前記トランジスタ素子がＰチャネルＭＯＳトラン
ジスタである特許請求の範囲第２項に記載の半導体集積
回路。 - （４）前記トランジスタ素子がＮチャネルＭＯＳトラン
ジスタである特許請求の範囲第２項に記載の半導体集積
回路。 - （５）前記トランジスタ素子がＰＮＰ形のバイポーラト
ランジスタである特許請求の範囲第２項に記載の半導体
集積回路。 - （６）前記トランジスタ素子がＮＰＮ形のバイポーラト
ランジスタである特許請求の範囲第２項に記載の半導体
集積回路。 - （７）前記電圧シフト手段によって前記内部電源線を充
電する際の時定数をＴ１前記電圧検出手段における電圧
検出時の時定数をｔｄとするときに、ｔｄくＴなる関係
を満足するように各定数が設定される特許請求の範囲第
１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3793783A JPS59163849A (ja) | 1983-03-08 | 1983-03-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3793783A JPS59163849A (ja) | 1983-03-08 | 1983-03-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163849A true JPS59163849A (ja) | 1984-09-14 |
| JPH0524670B2 JPH0524670B2 (ja) | 1993-04-08 |
Family
ID=12511468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3793783A Granted JPS59163849A (ja) | 1983-03-08 | 1983-03-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131555A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | Ｍｏｓ型半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06156898A (ja) * | 1992-11-13 | 1994-06-03 | Mitsubishi Electric Corp | エレベータ用操作ボタン装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132752A (en) * | 1977-04-22 | 1978-11-18 | Matsushita Electric Ind Co Ltd | Constant current circuit |
| JPS5421723U (ja) * | 1977-07-14 | 1979-02-13 | ||
| JPS5443551A (en) * | 1977-09-14 | 1979-04-06 | Hitachi Ltd | Monolithic semiconductor integrated circuit |
| JPS5693360A (en) * | 1979-12-26 | 1981-07-28 | Mitsubishi Electric Corp | Semiconductor device |
| JPS59143357A (ja) * | 1983-02-03 | 1984-08-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
-
1983
- 1983-03-08 JP JP3793783A patent/JPS59163849A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132752A (en) * | 1977-04-22 | 1978-11-18 | Matsushita Electric Ind Co Ltd | Constant current circuit |
| JPS5421723U (ja) * | 1977-07-14 | 1979-02-13 | ||
| JPS5443551A (en) * | 1977-09-14 | 1979-04-06 | Hitachi Ltd | Monolithic semiconductor integrated circuit |
| JPS5693360A (en) * | 1979-12-26 | 1981-07-28 | Mitsubishi Electric Corp | Semiconductor device |
| JPS59143357A (ja) * | 1983-02-03 | 1984-08-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131555A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPH0525204B2 (ja) * | 1984-11-30 | 1993-04-12 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0524670B2 (ja) | 1993-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100405747B1 (ko) | 반도체 집적회로 | |
| JPS63174115A (ja) | 中間電位生成回路 | |
| US6677803B1 (en) | Semiconductor integrated circuit device | |
| JPH09181195A (ja) | 静電気保護素子 | |
| JPH04243321A (ja) | 入出力バッファ回路 | |
| JPH08181598A (ja) | 半導体装置 | |
| KR980012291A (ko) | 반도체 장치 | |
| JPS59121854A (ja) | 半導体ｌｓｉ装置 | |
| US6369606B1 (en) | Mixed threshold voltage CMOS logic device and method of manufacture therefor | |
| JPS63279491A (ja) | 半導体ダイナミツクｒａｍ | |
| US7965482B2 (en) | ESD protection circuit and semiconductor device | |
| JPH06325569A (ja) | 半導体集積回路の中間電圧発生回路 | |
| JPS59163849A (ja) | 半導体集積回路 | |
| JP2008041986A (ja) | 半導体集積回路装置 | |
| TWI654510B (zh) | 偏壓電路 | |
| KR100223671B1 (ko) | 다중 전원전압을 가지는 반도체 메모리 장치 | |
| JPH0157504B2 (ja) | ||
| US20020021146A1 (en) | Static logic design for CMOS | |
| JPH058584B2 (ja) | ||
| WO2023105679A1 (ja) | Ｅｓｄ保護回路 | |
| JP2979716B2 (ja) | Ｃｍｏｓ集積回路 | |
| JP3373179B2 (ja) | 半導体集積回路 | |
| JPH02122562A (ja) | 半導体集積回路 | |
| JP2671808B2 (ja) | インタフェース回路 | |
| JPH046694A (ja) | 基準電圧発生回路 |