SU1383374A1 - Устройство дл контрол интерфейса ввода-вывода - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  ввода-вывода цифровых вычислительных машин и систем. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обеспечени  фиксации нарушени  последовательности обмена. С этой целью в устройство, содержащее регистр состо ни  интерфейса, регистр адреса, регистр времени останова, блок пам ти, два таймера, две схемы сравнени , счетчик адреса, коммутатор , генератор импульсов, регистр интервалов времени, элемент НЕ, элемент И, два элемента ИЛИ и три триггера, введены дешифратор состо ни  интерфейса и третий элемент ИЛИ. 1 ил.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  ввода-вывода цифровых вычислительных машин и систем.

Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обеспечени  фиксации нарушени  последовательности обмена.

На чертеже представлена структурна  схема устройства.

Устройство содержит регистр I состо ний интерфейса, схему 2 сравнени , дешифр атор 3 состо ни  интерфейса, триггер 4, элемент ИЛИ 5, генератор 6 импульсов, таймер 7, регистр 8 интервалов времени, блок 9 пам ти, схему 10 сравнени , элемент НЕ 11, элемент И 12,- коммут:атор 13, таймер 14, элементы ИЛИ 15 и 16, регистры адреса 17 и времени остановаf 18, счетчик 19 адреса, одновибратор 20, триггеры 21 и 22 и имеет входы информационный 23, константы времени 24, адресный 25 и признака коммутации 26.

Регистр 1 осуществл ет хранение текущего состо ни  сигналов интерфейса. Схема

2сравнени  фиксирует факт изменени  состо ни  сигналов интерфейса. Дешифратор

3обнаруживает ошибку в состо нии сигналов интерфейса и может быть реализован с помощью ПЗУ. В этом случае шина каждого управл ющего сигнала интерфейса с выхода регистра 1 подключаетс  к одному из адресных разр дов ПЗУ и комбинаци  сигналов интерфейса на выходе регистра 1 определ ет выбор соответствующей  чейки ПЗУ. В  чейках ПЗУ, адреса которых , определ емые комбинацией сигналов текущего состо ни  интерфейса, не соответствуют нормальной последовательности обмена, содержитс  признак ошибки. Триггер 4 обеспечивает блокировку счета временного интервала до момента начального изменени  состо ни  сигналов интерфейса. При помоши элемента 5 ИЛИ обеспечиваетс  передача соответствующего сигнала на вход сброса таймера 7. Генератор 6 формирует непрерывную последовательность сигналов временных меток. Таймер 7 определ ет интервал времени между текушим и последующим состо ни ми сигналов интерфейса . Регистр 8 осуществл ет хранение информации с выхода таймера 7 до очередного изменени  состо ни  интерфейса. Блок 9 пам ти хранит последовательность состо ний сигналов интерфейса. Схема 10 сравнени  обеспечивает определение окончани  интервала времени, в течение которого допускаетс  отсутствие изменени  состо ни  сигналов интерфейса. При помощи элемента НЕ 1I блокируетс  по вление сигналов на выходе элемента И 12 во врем  цикла записи в блок 9 пам ти. Элемент И 12 обеспечивает передачу сигнала с выхода схемы 2 сравнени  на вход элемента ИЛИ 15. Коммутатор 13 обеспечивает передачу информации на адресные входы блока 9 пам ти с выходов счетчика 19 или адресно- го входа 25 устройства в зависимости от работы устройства. Таймер 14 осуществл ет счет текущего времени. Элемент ИЛИ 15 осуществл ет передачу сигнала на вход одновибратора 20 с выхода элемента Q И 12 или схемы 10 сравнени . Элемент ИЛИ 16 осуществл ет передачу сигнала на вход триггера 21, регистров 17 и 18 с выхода дешифратора 3 или выхода схемы 10 сравнени . Регистры адреса 17 и времени останова 18 фиксируют адрес  чейки блока 9 5 пам ти и текущее врем  в момент останова . Одновибратор 20 формирует сигнал записи в блок 9 пам ти. Триггер 21 фиксирует факт ошибки в последовательности обмена. Триггер 22 формирует сигнал останова при обнаружении факта ошибки в пос- ледовательности обмена. К входу 23 устройства подключаетс  контролируемый интерфейс . На входе 24 присутствует константа , равна  значению интер.вала времени, в течение которого допускаетс  отсутствие 5 изменени  состо ни  сигналов интерфейса. Вход 25 служит дл  передачи информации на адресные входы блока 9 пам ти. При помощи сигнала на входе 26 осуществл етс  управление передачей информации на адресные входы блока 9 пам ти. 0 Устройство работает следующим образом. В исходном состо нии регистры 1, 17 и 18, таймеры 7 и 14, триггеры 4, 21 и 22 и счетчик 19 установлены в нулевое состо ние (дл  упрощени  средства установки в исходное состо ние не показаны, кроме триг- 5 геров 4 и 21).

Устройство работает в двух режимах: «Контроль и «Вывод. В режиме «Контроль осуществл етс  контроль состо ни  сигналов интерфейса и фиксации последо- Q вательности изменени  состо ни  сигналов интерфейса. В режиме «Вывод осуществл етс  вывод зафиксированной в процессе контрол  интерфейса информации о изменении его состо ни  с последующей обработкой и регистрацией на одном из стан- 5 дартных устройств вывода. Режим работы устройства определ етс  сигналом на входе 26 устройства. В режиме «Контроль при наличии соответствующего сигнала на входе 26 устройства осуществл етс  подключение выходов счетчика 19 через коммутатор 13 0 к адресному входу блока 9 пам ти. В режиме «Вывод при наличии соответствующего сигнала на входе 26 устройства обес- печиваетб  подключение адресного входа 25 устройства через коммутатор к адресному входу блока 9 пам ти.

5

В режиме «Контроль сигналы интерфейса с входа 23 устройства поступают на входы регистра 1 и схемы 2 сравнени . Поскольку в исходном состо нии регистр 1 обнулен, то при по влении на входе 23 устройства сигналов интерфейса на входе схемы 2 сравнени  по вл етс  единичный сигнал. В этот момент времени на входах дешифратора 3 присутствуют нули, а на выходе его находитс  нулевой сигнал. При поступлении сигнала на вход элемента И 12 на остальных его входах наход тс  единичные разрешающие сигналы, так как в исходном состо нии триггер 22 обнулен и на его инверсном выходе присутствует единичный разрешайший сигнал , а запуск одновибратора 20 отсутствует . В результате на выходе элемента И 12 по вл етс  сигнал, поступающий на вход элемента ИЛИ 15. Сигналом с инверсного выхода триггера 4 таймер 7 удерживаетс  в нулевом состо нии. На входе 24 присутствует константа, равна  значению интервала времени, в течение которого допускаетс  отсутствие изменени  состо ни  сигналов интерфейса, поэтому на выходе схемы 10 сравнени  находитс  нулевой сигнал , поступающий на входы элементов ИЛИ 15 и 16, и после поступлени  единичного сигнала с выхода элемента И 12 на вход элемента ИЛИ 15 на выходе его формируетс  единичный сигнал. По переднему фронту сигнала с выхода элемента ИЛИ 15 в регистре 1 фиксируетс  состо ние сигналов интерфейса на входе 23 и в регистре 8 -.код на выходе таймера 7 (в данном случае нулевой код), кроме того, по сигналу с выхода элемента ИЛИ 15 осу- шествл етс  запуск одновибратора 20. С выхода схемы 2 сравнени  снимаетс  единичный сигнал. С выхода регистра 1 код сигналов текущего состо ни  интерфейса поступает на вход дешифратора 3. Если код сигналов состо ни  интерфейса, поступающий с выхода регистра 1, соответствует нормальной последовательности обмена , то на выходе дешифратора 3 сохран етс  нулевой сигнал, поступающий на вход элемента ИЛИ 16, на выходе которого также сохран етс  нулевой сигнал. Установка триггера 21 при этом отсутствует. По сигналу с выхода одновибратора 20 осушест- вл етс  запись информации с выходов регистра 1 и регистра 8 по адресу, предложенному счетчиком- 19, а на выходе элемента НЕ 11 по вл етс  сигнал, блокирующий по валение сигналов на выходе элемента И 12 на врем  цикла записи в блок 9 пам ти. По заднему фронту сигнала с выхода одновибратора 20 осуществл етс  модификаци  счетчика 19 адреса и запись состо ни  триггера 21 в триггер 22. При отсутствии ошибки, зафиксированной триггером 21, триггер 22 подтверждает свое исходное нулевое .состо ние, а на его инверсном выходе сохран етс  единичный-сигнал . Кроме того, по переднему фронту сигнала с выхода одновибратора 20 устанавливаетс  триггер 4. На его инверсном выходе по вл етс  нулевой сигнал, подключающий вход сброса таймера 7 через элемент ИЛИ 5 к выходу одновибратора 20.

Поскольку на выходе одновибратора 20 присутствует единичный сигнал, таймер 7 удерживаетс  в исходном нулевом состо нии. После окончани  сигнала на выходе одно- вибратора 20 снимаетс  сигнал с входа сброQ са таймера 7. При последующем поступлении сигналов временных меток с выхода генератора 6 таймер 7 осуществл ет отсчёт временного интервала. Код текущего значени  интервала времени с выхода таймера 7 поступает на вход схемы 10 сравнени ,

5 при помощи которой осуществл етс  сравнение его со значением константы на входе 24. При отсутствии сигнала на вьЕХоде схемы 10 сравнени , свидетельствующего об окончании допустимого интервала времени, и при изменении состо ни  сигналов на входе

23 устройства на выходе схемы 2 сравнени  по вл етс  единичный сигнал, поступающий на вход элемента И 12. Дальнейща  работа устройства осуществл етс  аналогично описанной.

5Если в процессе обмена при помощи

регистра 1 зафиксирована комбинаци  сигналов интерфейса, не соответствующа  нормальной последовательности, на выходе дешифратора 3 формируетс  сигнал ошибки, поступающий на вход элемента ИЛИ 16.

0 На выходе элемента ИЛИ 16 формируетс  сигнал, в соответствии с которым осуществл ютс  установка триггера 21, а также фиксаци  в регистре 17 адреса  чейки блока 9 пам ти, в которую записываетс  последнее состо ние сигналов интерфейса, и

5 фиксаци  в регистре 18 времени останова. По заднему фронту сигнала с выхода одновибратора 20 информаци  с выхода триггера 21 записываетс  в триггер 22. На инверсном выходе триггера 22 по вл етс  нулед вой сигнал, останова, блокирующий по вление сигналов на выходе элемента И 12.

Если в процессе обмена в течение интервала времени, заданного при помощи константы, изменение состо ни  сигналов интерфейса отсутствует, то после поступле5 ни  очередного сигнала с выхода генератора 6 код на выходе таймера 7 становитс  равным значению константы на входе 24 и на выходе схемы 10 сравнени  формируетс  единичный сигнал, поступаю щий на входы элементов ИЛИ 15 и 16. На

0 выходах элементов ИЛИ 15 и 16 формируютс  сигналы, по которым в регистре 1 фиксируетс  состо ние сигналов интерфейса на входе 23 устройства и осуществл етс  запуск одновибратора 2, а также установка триггера 21. Дальнейща  работа устройства осуществл етс  аналогично описанной .

В режиме «Вывод в соответствии с сигналом на входе 26 устройства осуществл ет5

с  подключение адресного входа-25 устройства к адресному входу блока 9 пам ти. Далее осуществл етс  считывание  чеек блока 9 пам ти по адресам, поступающим с адресного входа 25 устройства, дл  последующей обработки и регистрации.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  интерфейса ввода-вывода, содержащее регистр состо ни  интерфейса, регистр адреса, регистр времени останова, блок пам ти, два таймера, две схемы сравнени , счетчик адреса, коммутатор , генератор импульсов, регистр интервалов времени, элемент НЕ, элемент И, два элемента ИЛИ и три триггера, причем информационный вход регистра состо ни  интерфейса и первый вход первой схемы сравнени  соединены с информационным входом устройства, который  вл етс  входом дл  подключени  к контролируемому интерфейсу , выход регистра состо ни  интерфейса подключен к первому информационному входу блока пам ти и второму входу первой схемы сравнени , выход которой соединен с первым входом элемента И, второй вход которого подключен к выходу элемента НЕ, выход элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второй схемы сравнени , выход первого элемента ИЛИ соединен с синхровходами регистра состо ни  интерфейса и регистра интервалов времени и входом одновибратора, выход которого подключен к синхровходу первого триггера, информационный вход которого соединен с выходом второго триггера, кроме того, выход одновибратора подключен к входу счетчика адреса, входу записи блока пам ти, входу элемента НЕ, установочному входу третьего триггера и первому входу второго элемента ИЛИ, второй вход и выход которого соединены соответственно с инверсным выходом третьего триггера и входом

   0

   сброса первого таймера, выход генератора импульсов подключен к счетным входам первого и второго таймеров, выход первого таймера соединен с информационным входом регистра интервалов времени и первым входом второй схемы сравнени , второй вход которой подключен к входу константы времени устройства, инверсный выход первого триггера соединен с третьим входом элемента И, второй информационный вход, адресный вход и выход блока пам ти подключены соответственно к выходу регистра интервалов времени, выходу коммутатора и первому информационному выходу устройства , выход счетчика адреса соединен с инс формационным входом регистра адреса и первым информационным входом коммутатора , второй информационный вход и управл ющий вход которого подключены соответственно к адресному входу -и входу признака коммутации устройства, выход вто0 рого таймера соединен с информационным входом регистра времени останова, выходы регистра адреса и регистра времени останова подключены соответственно к второму и третьему информационным выходам устройства , отличающеес  тем, что, с целью расщирени  функциональных возможностей за счет обеспечени  фиксации нарущени  последовательности обмена, оно содержит дещифратор состо ни  интерфейса и третий элемент ИЛИ, при этом вход и выход

   0 дещифратора состо ни  интерфейса соединены соответственно с выходом регистра состо ни  интерфейса и первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу второй схемы сравнени , выход третьего элемента ИЛИ

   5 соединен с синхровходами регистра адреса и регистра времени останова и установочным входом второго триггера, а входы сброса второго и третьего триггеров подключены к входу начальной установки устройства .