SU1649557A2 - Устройство дл контрол интерфейса ввода-вывода - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике, может быть использовано дп  контрол  ввода- вывода цифровых вычислительных машин и систем, организованных на базе МПИ, и  вл етс  усовершенствованием изобретени  по авт. св. № 1383374. Печь изобретени  - сокращение времени реакции на ошибки, св занные с отсутствием ответа от устройства, к которому осуществл етс  обращение, за счет формировани  по результатам контрол  состо ни  интерфейса вектора прерывани  и передачи его к центральному процессору контролируемой системы. Устройство содержит регистр состо ни  интерфейса, три регистра ацреса, регистр времени останова, блок пам ти, два таймера, две схемы сравнени , счетчик адреса, коммутатор , гечерат-ор импульсов, регистр интервалов времени, элемент НЕ, два элемента И, три элемента ИЛИ, п ть триггеров, дешифратор состо ни  интерфейса , регистр вектора, шифратор. 1 ил. 3 (Л

Description

Изобретение относитс  к цифровой вычислительной технике, может быть использовано дл  контрол  ввода-вывода цифровых вычислительных машин и систем, организованных на базе МПИ, и  вл етс  усовершенствованием изобретени  по авт. св. № 1383374.

Цель изобретени  - сокращение времени реакции на ошибки, св занные с отсутствием ответа от устройства , к которому осуществл етс  обращение.

На чертеже представлена структурна  схема устройства.

Устройство содержит регистр 1 состо ни  интерфейса, схему 2 сравнени , дешифратор 3 состо ни  интерфейса , триггер 4, элемент ИЛИ 5, генератор 6 импульсов, таймер 7, регистр 8 интервалов времени, блок 9 пам ти, схему 10 сравнени , элемент НЕ 11, элемент И 12, коммутатор 13, таймер 14, элементы ИЛИ 15 и 16, регистры 17 и 18 адреса и времени останова соответственно, счетчик 19 адреса, одновибратор 20, триггеры 21 и 22, входы устройства информационный (23), константы времени (24), адресный (25) и признака коммутации (26), регистры 27 и 28 адреса текущего обмена, элемент И 29, триггер 30, шифратор 31, триггер 32, регистр 33

Р

u

to

и

ч

14)

вектора, а также выходы 34-36 устройства .

Устройство работает следующим образом .

В исходном состо нии регистры 1, 17, 18, 27, 28 и 33, таймеры 7 и 14, триггеры 4, 21, 22, 30 и 32 и счетчик 19 установлены в нулевое состо ние (средства установки в исходное состо ние на чертеже не показаны).

Устройство работает в двух режимах: Контроль и Вывод.

В режиме Контроль осуществл етс 

10

вом состо нии. На входе 24 присутствует константа, равна  значению интервала времени, в течение которого допускаетс  отсутствие изменени  состо ни  сигналов интерфейса, поэтому на выходе схемы 10 сравнени  находитс  нулевой сигнал, поступающий на входы элементов ИЛИ 15 и 16, и после поступлени  единичного сигнала с выхода элемента И 12 на вход элемента ПЛИ 15 на его выходе формируетс  единичный сигнал. По переднему фронту сигнала с выхода элемента ИЛИ 15 в

контроль состо ни  сигналов интерфрй- 1.5 регистре 1 фиксируетс  состо ние сиг- са и фиксаци  последовательности изменени  состо ни  сигналов интерфейса . В режиме Вывод осуществл етс  вывод зафиксированной в процессе контрол  последовательности обработ- 20 кой и регистрацией на одном из стандартных устройств вывода. Режим работы устройства определ етс  сигналом на входе 26 устройства. В режиме Контроль при наличии соответст- 25 вующего сигнала на входе 26 устройства осуществл етс  подключение выходов счетчика 19 через коммутатор 13 к адресному входу блока 9 пам ти.

налов интерфейса на входе 23 и в регистре 8 - код на выходе таймера 7 (в данном случае нулевой код), кроме того, по сигналу с выхода элемента ИЛИ 15 осуществл етс  запуск одновиб- ратора 20. С выхода схемы 2 сравнени  снимаетс  единичный сигнал. С выхода регистра 1 код сигналов текущего состо ни  интерфейса поступает на вход дешифратора 3. Если код сигналов состо ни  интерфейса, поступающий с выхода регистра 1, соответствует нормальной последовательности обмена, то на выходе дешифратора 3

35

40

В режиме Вывод при наличии соответ- 30 сохран етс  нулевой сигнал, поступаю- ствующего сигнала на входе 26 устройства обеспечиваетс  подключение адресного входа 25 устройства через коммутатор 13 к адресном} входу блока 9 пам ти.

В режиме Контроль сигналы интерфейса с входа 23 устройства поступают на входы регистра 1 и схемы 2 сравнени .

Поскольку в исходном состо нии регистр 1 обнулен, то при по влении на входе 23 устройства сигналов интерфейса на выходе схемы 2 сравнени  по вл етс  единичный сигнал. В этот момент времени на входах дешифратора 3 присутствуют нули, а на его выходе находитс  нулевой сигнал. При поступлении сигнала на вход элемента И 12 на остальных его входах наход тс  единичные сигналы, так как в исходном состо нии триггер 22 обнулен и на его инверсном выходе присутствует единичный разрешающий сигнал , а запуск одновибратора 20 отсутствует . В результате на выходе - элемента И 12 по вл етс  сигнал, поступающий на вход элемента ИЛИ 15, сигналом с инверсного выхода тригщий на вход элемента ИЛИ 16, на выходе которого также сохран етс  нулевой сигнал,

Установка триггера 21 при этом отсутствует. По сигналу с выхода одновибратора 20 осуществл етс  запись информации с выходов регистра 1 и регистра 8 по адресу, предложенному счетчиком 9, а на выходе эле-- мента НЕ 11 по вл етс  сигнал, блокирующий по вление сигналов на выходе элемента И 12 на врем  цикла записи в блок 9 пам ти. По заднему фронту сигнала с выхода одновибратора 20 45 осуществл етс  модификаци  счетчика 19 адреса и запись состо ни  триггера 21 в триггер 22. При отсутствии ошибки, зафиксированной триггером 21, триггер 22 подтверждает свое исходное нулевое состо ние, а на его инверсном выходе сохран етс  единичный сигнал. Кроме того, по переднему фронту сигнала с выхода одновибратора 20 устанавливаетс  триггер 4. На его -инверсном выходе по вл етс  нулевой сигнал, подключающий вход сброса таймера 7 через элемент ИЛИ 5 к выходу одновибратора 20. Поскольку на выходе одновибратора 20 присутствует

50

55

гера 4 таймер 7 удерживаетс  в нуле

вом состо нии. На входе 24 присутствует константа, равна  значению интервала времени, в течение которого допускаетс  отсутствие изменени  состо ни  сигналов интерфейса, поэтому на выходе схемы 10 сравнени  находитс  нулевой сигнал, поступающий на входы элементов ИЛИ 15 и 16, и после поступлени  единичного сигнала с выхода элемента И 12 на вход элемента ПЛИ 15 на его выходе формируетс  единичный сигнал. По переднему фронту сигнала с выхода элемента ИЛИ 15 в

регистре 1 фиксируетс  состо ние сиг

налов интерфейса на входе 23 и в регистре 8 - код на выходе таймера 7 (в данном случае нулевой код), кроме того, по сигналу с выхода элемента ИЛИ 15 осуществл етс  запуск одновиб ратора 20. С выхода схемы 2 сравнени  снимаетс  единичный сигнал. С выхода регистра 1 код сигналов текущего состо ни  интерфейса поступает на вход дешифратора 3. Если код сигналов состо ни  интерфейса, поступающий с выхода регистра 1, соответствует нормальной последовательности обмена, то на выходе дешифратора 3

сохран етс  нулевой сигнал, поступаю-

щий на вход элемента ИЛИ 16, на выходе которого также сохран етс  нулевой сигнал,

Установка триггера 21 при этом отсутствует. По сигналу с выхода одновибратора 20 осуществл етс  запись информации с выходов регистра 1 и регистра 8 по адресу, предложенному счетчиком 9, а на выходе эле-- мента НЕ 11 по вл етс  сигнал, блокирующий по вление сигналов на выходе элемента И 12 на врем  цикла записи в блок 9 пам ти. По заднему фронту сигнала с выхода одновибратора 20 осуществл етс  модификаци  счетчика 19 адреса и запись состо ни  триггера 21 в триггер 22. При отсутствии ошибки, зафиксированной триггером 21, триггер 22 подтверждает свое исходное нулевое состо ние, а на его инверсном выходе сохран етс  единичный сигнал. Кроме того, по переднему фронту сигнала с выхода одновибратора 20 устанавливаетс  триггер 4. На его -инверсном выходе по вл етс  нулевой сигнал, подключающий вход сброса таймера 7 через элемент ИЛИ 5 к выходу одновибратора 20. Поскольку на выходе одновибратора 20 присутствует

единичный сигнал, таймер 7 удерживаетс  в исходном нулевом состо нии. После окончани  сигнала на выходе одновибратора 20 снижаетс  сигнал с входа сброса таймера 7. При последующем поступлении сигналов временных меток с выхода генератора 6 таймер 7 осуществл ет отсчет временного интервала времени. Код текущего значени  интервала времени с выхода таймера 7 поступает на вход схемы Ю сравнени , при-помощи которой осуществл етс  сравнение его со значением константы на входе 24. При отсутствии сигнала на выходе схемы 10 сравнени , свидетельствующего об окончании допустимого интервала времени , и при изменении состо ни  сигналов на входе 23 устройства на выходе схемы 2 сравнени  по вл етс  единичный сигнал, поступающий на вход элемента И 12. Дальнейша  работа устройства аналогична описанному.

Если в процессе обмена при помощи регистра 1 зафиксирована комбинаци  сигналов интерфейса, не соответствующа  нормальной последовательности , на выходе дешифратора 3 формируетс  сигнал ошибки, поступающий на вход элемента ИЛИ 16. На выходе элемента ИЛИ 16 формируетс  сигнал, в соответствии с которым осуществл ютс  установка триггера 21, а также фиксаци  в регистре 17 адреса г.  чейки блока 9 пам ти, в которую записываетс  последнее состо ние сигналов интерфейса, и фиксаци  в регистре 18 времени останова. По заднему фронту сигнала с выхода одновибратора 20 информаци  с выхода триггера 21 записываетс  в триггер 22. На инверсном выходе триггера 22 по вл етс  нулевой сигнал останова, блокирующий по вление сигналов на выходе элемента И 12.

При по влении на соответствующей шине входа 23 сигнала ОБМ снимаетс  сигнал обнулени  с R-входа регистра 27 и осуществл етс  запись информации об адресе текущего цикла обмена в регистр 27 по переднему фронту сигнала ОБМ.

Если в процессе обмена в течение интервала времени, заданного при помощи константы, изменение состо ни  сигналов интерфейса отсутствует, то после поступлени  очередного сигнала с выхода генератора 6 код на выходе

5

0

0

таймера 7 становитс  равным значению константы на входе 24 и на выходе схемы 10 сравнени  формируетс  единичный сигнал, поступающий на входы элементов ИЛИ 15 и 16, вход записи регистра 28 и установочный вход ,

триггера 30. На выходах элементов ИЛИ 15 и 16 формируютс  сигналы, по которым

0 в регистре 1 фиксируетс  состо ние сигналов интерфейса на входе 23 устройства и осуществл етс  запуск одновибратора 20, а также установка .триггера 21 и т.д. в соответствии с описанным. В регистре 28 фиксируетс  адрес в текущем цикле обмена, в котором зафиксировано отсутствие изменени  состо ни  интерфейса в течение интервала времени, заданного при помощи константы на входе 24 устройства. На входе регистра 28 по вл етс  код, соответствующий коду адреса в текущем цикле обмена. С выходов регистра 28 информаци  поступает на вход шифратора 31. Шифратор 31 преобразует код адреса текущего цикла обмена в код, определ ющий старшие разр ды адреса вектора прерывани . С вывода шифратора 31 сформированный код поступает на вход регистра 33. Кроме того, iia входы регистра 33 поступают сигналы, соответствующие направлению подачи информации (ДЗП и ДЧТ) и определ ющие младшие разр ды адреса векто5 ра прерывани . Кроме того, по сигналу с выхода схемы 10 сравнени 

осуществл етс  установка триггера 30. Сигнал запроса прерывани  с выхода триггера 30 поступает на вход 23 и

0 далее на вход процессора системы, к шине которой подключено данное устройство . С входа 23 на выходы элемента И 29 поступают сигналы ПРР и ДЧТ, свидетельствующие о выпол5 нении цикла обмена, св занного с обработкой запроса прерывани , формируемого при помощи триггера 30. На выходе элемента И 29 формируетс  сигнал , поступающий на вход сброса триг0 гера 30. В результате сигнал запроса прерывани  с выхода триггера 30 и далее на входе 23 снимаетс .. По заднему фронту сигнала на выходе триггера 30 устанавливаетс  триггер 32.

5 Сигнал ОТВ с выхода триггера 32 поступает на вход 23 и управл ющий вход регистра 33. В результате выходы регистра 33 подключаютс  к входу 23 устройства.-После поступлени  сиг

нала ОТВ, свидетельствующего о поступлении адреса вектора прерывани  и приеме адреса вектора прерывани , процессор снимает на входе 23 сигналы ППР и ДЧТ. В результате снимаетс  сигнал с входа сброса триггера 30 и сбрасываетс  триггер 32, Цикл передачи адреса вектора прерывани , содержащего информацию об адресе и направлении передачи в цикле обмена, во врем  которого зафиксировано отсутствие изменени  состо ни  интерфейса в течение интервала времени, заданного при помощи константы на входе 24, закончилс .

В режиме Вывод в соответствии с сигналом на входе 26 устройства осуществл етс  подключение адресного входа 25 устройства к адресному входу блока 9 пам ти. Далее осуществл етс  считывание  чеек блока 9 пам ти по адресам, поступающим с адресного входа 25 устройства, дл  последующей обработки и регистрации.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  интерфейса ввода-вывода по авт. св. № 1 383374, отличающеес   тем, что, с целью сокращени  времени реакции на ошибки, св занные с отсутствием ответа от устройства к которому осуществл етс  обращение, в него введены второй и третий регистры адреса, регистр вектора, четвертый и п тый триггеры и второй элемент И, причем информационный вхо I

   второго регистра адреса соединен с информационным входом устройства, вход сброса и вход синхронизации второго регистра адреса соединены с шиной сброса и синхронизации обмена устройства, выход второго регистра адреса соединен с информационным входом третьего регистра адреса, син- хровход которого соединен с выходом второй схемы сравнени , а выход соединен с входом шифратора, выход шифратора соединен с группой старших разр дов информационного входа ре- гистра вектора, а группа младших разр дов информационного входа регистра вектора соединена с входными шинами записи данных и чтени  данных устройства, вход синхронизации регистра вектора соединен с выходом первого триггера, а вход чтени  - с выходом четвертого триггера и  вл етс  выходом ответа устройства, выход регистра вектора  вл етс  выходом вектора прерывани  устройства, первый вход второго элемента И соединен с входной шиной чтени  .данных устройства и с входом сброса четвертого триггера, второй вход второго элемента И соединен с входной шиной разрешени  прерывани  устройства , выход второго элемента И соединен с входом сброса п того триггера , вход установки которого соединен с выходом второй схемы сравнени , выход п того триггера соединен с входом синхронизации четвертого триггера и  вл етс  выходом запроса на прерывание устройства.

   5

   0

   5