JPH05334230A - デュアルポートメモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はデュアルポートメモリに接続する２
つのアクセス速度の異なる処理手段を、互いが影響する
ことなくアクセスできるように制御するデュアルポート
メモリ制御回路を提供することを目的とする。 【構成】 ＣＰＵ１からデュアルポートメモリ３に書き
込み、読みだしアクセスするためのアドレスを格納する
アドレスＦＩＦＯ手段４と、ＣＰＵ１からデュアルポー
トメモリ３への書き込みデータを格納する送信データＦ
ＩＦＯ手段５および読みだしデータを格納する受信デー
タＦＩＦＯ手段６と、処理手段および前記デュアルポー
トメモリから通知される信号によって前記各々のＦＩＦ
Ｏ手段を制御する制御手段７とを備えた構成となってい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２つの処理手段の間の
データ転送をデュアルポートメモリを用いて行うための
デュアルポートメモリアクセス制御回路に関するもので
ある。

【０００２】

【従来の技術】従来、２つの処理手段ａ、ｂがあり、互
いが同じメモリにアクセスする手段としてデュアルポー
トメモリを用いる方法があった。以下図面を参照しなが
ら、上記の従来の例について説明する。

【０００３】図１３は従来のデュアルポートメモリ１３
０３、処理手段ａとしてＣＰＵ１３０１、および処理手
段ｂとして処理手段１３０２との接続例を示すものであ
る。ＣＰＵ１３０１はデュアルポートメモリ１３０３に
アドレスバス１ａ、データバス２ａ、で接続され、処理
手段１３０２はアドレスバス１ｂ、データバス２ｂでデ
ュアルポートメモリ１３０３の他方のポートに接続され
る。前記ＣＰＵ１３０１はデュアルポートメモリ１３０
３のデータの書き換え、読みだしを行うために用いら
れ、前記処理手段１３０２は一定の周期でデュアルポー
トメモリにアクセスする回路である。

【０００４】また、デュアルポートメモリ１３０３には
２つのポートから同時に同じアドレスにデータをアクセ
スする際、例えば書き込みが同時に起こった場合データ
が不定となってしまう。これ防ぐために、デュアルポー
トメモリ１３０３は調整機能をもつ。この調整機能は、
２つのポートアドレスのどちらが先に確定したかを監視
し、先着側ポートに優先権を与えて無条件にアクセスを
受けるとともに、後着ポートの動作に制限を与える。ま
たアドレスが一致した場合にはＢＵＳＹ信号を出す。そ
して、このＢＵＳＹ信号をＣＰＵ１３０１のウエイト端
子に接続してデュアルポートメモリ１３０３へのアクセ
スを制御している。

【０００５】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成では、ＣＰＵ１３０１と処理手段１３０
２がデュアルポートメモリ１３０３の同じアドレスをア
クセスしたとき、先にアクセスした方が優先権を与えら
れるため、先にＣＰＵ１３０１がデュアルポートメモリ
１３０３にアクセスした場合、常に一定の周期でデュア
ルポートメモリ１３０３にアクセスする処理手段１３０
２は、一定周期でアクセスすることができなくなってし
まう。

【０００６】そこで、常に一定の周期で処理手段１３０
２をデュアルポートメモリ１３０３にアクセスさせるた
めに、処理手段１３０２からＣＰＵ１３０１を一時停止
させ、処理手段１３０２がデュアルポートメモリ１３０
３にアクセスしている間は、ＣＰＵ１３０１はアクセス
できないようにすることが考えられる。しかしこの方法
では次のような問題がある。

【０００７】例えば、処理手段１３０２が５３クロック
ごとに一回の割合で周期的にデュアルポートメモリ１３
０３にアクセスし、デュアルポートメモリ１３０３のア
クセスに影響しない時間を考慮してＣＰＵ１３０１に一
時停止信号を出すものとする。アクセスに影響しない時
間とは、ＣＰＵ１３０１に一時停止信号を出してＣＰＵ
１３０１が一時停止するまでの遅延時間、および処理手
段１３０２がデュアルポートメモリ１３０３にアクセス
している時間である。処理手段１３０２の動作クロック
がＣＰＵ１３０１に対して倍の速さとすると、一時停止
信号のためにおよそ２６クロック毎に数クロックの時間
に渡ってＣＰＵ１３０１は一時停止するために１０数か
ら２０数クロック毎でしか処理動作を行うことができな
い。割り込み動作等が起こったとき、２０数クロックで
はＣＰＵ１３０１は処理しきれないためＣＰＵ１３０１
の動作に影響を及ぼしてしまう。よってＣＰＵ１３０１
が他の処理動作をする際に遅れを生じ、リアルタイム処
理が必要な部分に対しては大きく影響を及ぼすという問
題点を有していた。

【０００８】本発明は上記問題点を解決するにあたり、
一つの処理手段は常に一定の周期でデュアルポートメモ
リにアクセスすることができ、かつ他方の処理手段は動
作を一時停止することなくリアルタイム処理ができるデ
ュアルポートメモリアクセス制御回路を提供することを
目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明のデュアルポートメモリアクセス制御回路は、
処理手段ａからデュアルポートメモリに書き込み、読み
だしアクセスするためのアドレスを格納するアドレスＦ
ＩＦＯ手段と、処理手段ａから前記デュアルポートメモ
リへの書き込みデータを格納する送信データＦＩＦＯ手
段、および読みだしデータを格納する受信データＦＩＦ
Ｏ手段と、処理手段ａおよび前記デュアルポートメモリ
から通知される信号によって前記各々のＦＩＦＯ手段を
制御する制御手段とを備えたものである。

【００１０】

【作用】この構成によって、デュアルポートメモリをア
クセスする処理手段ａ、ｂにおいて、処理手段ｂはデュ
アルポートメモリに一定の周期でアクセスすることがで
き、また処理手段ｂも一時停止することなしに前記デュ
アルポートメモリへのアクセス、また他の処理動作をリ
アルタイムで行うことができる。

【００１１】

【実施例】

（実施例１）以下、本発明の第１の実施例のデュアルポ
ートメモリアクセス制御回路について、図面を参照しな
がら説明する。

【００１２】図１は本発明の実施例のデュアルポートメ
モリアクセス回路の構成（二重線内）および前記デュア
ルポートメモリアクセス回路を含む回路例を示すもので
ある。図１において、１は１０ＭＨｚで動作するＣＰ
Ｕ、２は内部動作クロックが２０ＭＨｚのセルデータ処
理手段、３はセルデータ処理手段２のアクセスが可能な
高速なデュアルポートメモリ、４はＣＰＵ１からアドレ
スが書き込まれるアドレスＦＩＦＯ手段、５はＣＰＵ１
からデータが書き込まれる送信データＦＩＦＯ手段、６
はデュアルポートメモリ３からデータが書き込まれる受
信データＦＩＦＯ手段、７は各々のＦＩＦＯ手段の書き
込み、読みだしを制御する制御手段である。

【００１３】以上のような構成要素を有するデュアルポ
ートメモリアクセス制御回路についてその動作を説明す
る。図２はセルデータ処理手段２の内部構成を示す。外
部からパラレルで入力された５３オクテットのセルデー
タは分解手段２０１で５オクテットのヘッダ部分と４８
オクテットの情報部分に分解される。参照手段２０２
は、前記ヘッダ部分の情報からアドレスを生成してデュ
アルポートメモリ３でこのアドレスに対応したデータを
読み出す。合成手段２０３は参照手段から読み出したデ
ータからセルのヘッダを生成し、分解手段２０１からの
４８オクテットのデータと合成してセルデータとしてパ
ラレル出力する。なお、セルデータは連続であるので、
デュアルポートメモリ３への読みだしアクセスは５３ク
ロック毎に１回、一定周期で行われる。通知手段２０４
は処理通知信号１１３を制御手段７に通知する手段であ
る。処理通知信号１１３は、アクティブのときには、制
御手段７がデュアルポートメモリ３へデータの書き込
み、読みだしを行っても処理手段２のデュアルポートメ
モリ２への読みだしアクセスには一切影響しないことを
通知する信号である。

【００１４】制御手段７は、各々のＦＩＦＯ手段から通
知されるレディ信号、およびセルデータ処理手段２から
通知される処理通知信号１１３から得た情報をもとに、
セルデータ処理手段２がデュアルポートメモリ３に読み
だしアクセスするのを妨げない時間内で、各々のＦＩＦ
Ｏ手段とデュアルポートメモリ３の間の書き込み、読み
だしアクセスを行う働きを有する。

【００１５】以下図３のフローチャートを参照しながら
ＣＰＵ１がデュアルポートメモリ３にデータを書き込む
動作の一例を詳しく説明する。

【００１６】まずステップ１でＣＰＵ１はデュアルポー
トメモリ３にデータの書き込み動作を開始する。ＣＰＵ
１が示すデュアルポートメモリ３のアドレスはアドレス
ＦＩＦＯ手段４に、データは送信データＦＩＦＯ手段５
にＣＰＵ１からのＣＰＵ書き込み／読みだし信号１０１
で書き込まれる。このときＣＰＵ１はアドレスＦＩＦＯ
手段４にデータを書き込むということをＣＰＵ書き込み
／読みだし識別信号１０２で通知する。ステップ２では
アドレスおよびデータが各々の送信ＦＩＦＯ手段４、５
に書き込まれたかどうかを各々のＦＩＦＯ手段４、５が
制御手段７にレディ信号１０４、１０６で、またＣＰＵ
１の書き込みの通知をＦＩＦＯ書き込み／読みだし識別
信号１０３で通知する。制御手段７はそれぞれの通知に
よってステップ３に移る。ステップ３では、制御手段７
が処理通知信号１１３がアクティブであるかどうか判断
し、アクティブであればステップ４に移る。ステップ４
では制御手段７がアドレスＦＩＦＯ手段４からアドレス
を、また送信データＦＩＦＯ手段５からデータを読みだ
し信号１０５、１０７で読みだして、デュアルポートメ
モリ３にデータをデュアルポートメモリ書き込み信号１
１０で書き込み動作を行う。

【００１７】次に図４のフローチャートを参照しながら
ＣＰＵ１がデュアルポートメモリ３からデータを読み出
す動作の一例を詳しく説明する。

【００１８】ＣＰＵ１はデュアルポートメモリ３からデ
ータを読み出すときには、アドレスＦＩＦＯ手段４にデ
ータを設定した後、受信データＦＩＦＯ手段６に前記ア
ドレスに対応したデータが書き込まれたことが通知され
て初めてデータを読み出すような処理を行うものであ
る。

【００１９】まずステップ１でＣＰＵ１はデュアルポー
トメモリ３からデータの読みだし動作を開始する。ＣＰ
Ｕ１が示すデュアルポートメモリ３のアドレスは、アド
レスＦＩＦＯ手段４にＣＰＵ１からのＣＰＵ読みだし／
書き込み信号１０１で書き込まれる。このときＣＰＵ１
はアドレスＦＩＦＯ手段４にデータを読み出すというこ
とをＣＰＵ書き込み／読みだし識別信号１０２で通知す
る。ただしこの時点ではＣＰＵ１は指定したアドレスに
対応するデータをまだデュアルポートメモリ３から読み
だしていないことを知っている。ステップ２ではアドレ
スがアドレスＦＩＦＯ手段４に書き込まれたかどうかを
アドレスレディ信号１０４で、またＣＰＵ１の読みだし
の通知をＦＩＦＯ書き込み／読みだし識別信号１０３で
制御手段７に通知し、制御手段７は書き込まれた通知に
よってステップ３に移る。ステップ３では、制御手段７
が処理通知信号１１３がアクティブであるかどうか判断
し、アクティブであればステップ４に移る。ステップ４
では制御手段７がアドレスＦＩＦＯ手段４からアドレス
をアドレス読みだし信号１０５で読みだして、そのアド
レスに対応するデュアルポートメモリ３のデータをデュ
アルポートメモリ読みだし信号１１１で読み出し、受信
データＦＩＦＯ手段６に受信データ書き込み信号１０９
で書き込む。ステップ５では受信データＦＩＦＯ６がデ
ータが貯まったかどうかを判断し、データが貯まってい
ればステップ６に移る。ステップ６では、データ受信Ｆ
ＩＦＯ手段６が、データが貯まっていることをＣＰＵ１
に受信データレディ信号１０８で通知し、それをＣＰＵ
１が認識してステップ１で指定したアドレスに対応する
データを受信データＦＩＦＯ７からＣＰＵ読みだし／書
き込み信号１０１で読みだす動作を行う。

【００２０】以上のように、複数のＦＩＦＯ手段を用い
ることにより、アクセス優先度の異なるＣＰＵ１および
セルデータ処理手段２が互いに意識せずにデュアルポー
トメモリにアクセスすることができる。

【００２１】なお、第１の実施例においてアドレスＦＩ
ＦＯ手段４を２つにして受信用ＦＩＦＯ手段と送信用Ｆ
ＩＦＯ手段を設けてもよい。この場合には、ＣＰＵ１の
書き込み、読みだしの優先順位を制御手段７で制御する
ことができる。また、デュアルポートメモリ３にアクセ
スする周期が相対的にＣＰＵ１よりも処理手段２の方が
速いとき、ＣＰＵ１からのアドレスおよびデータが各々
のＦＩＦＯ手段に２つ以上貯まる前に制御手段７によっ
て読み出されるので、各々のＦＩＦＯ手段はラッチ手段
にしてもよい。この場合には、ＦＩＦＯ手段を用いない
ために部品コストを抑えることができる。さらに、処理
手段２が一定周期でデュアルポートメモリ３にアクセス
するするものでなくても処理通知信号１１３が通知され
れば、デュアルポートメモリ３のアクセスを制御手段７
で制御することができる。

【００２２】（実施例２）以下、本発明の第２の実施例
のデュアルポートメモリアクセス制御回路について、図
面を参照しながら説明する。

【００２３】図５において、５０１はアドレス保持手
段、５０２はデータ保持手段で、以上は図１の構成と同
様なものである。図１の構成と異なるのは、送受信アド
レスＦＩＦＯ手段４と送信データＦＩＦＯ手段５と受信
ＦＩＦＯデータ手段６との代わりに、アドレス保持手段
５０１とデータ保持手段５０２とを用いた点と、デュア
ルポートメモリ３が読みだしアクセスのときは、両方の
ポートから同時にアクセスすることができる点である。
図６（ａ）を用いてアドレス保持手段５０１を説明す
る。アドレス保持手段５０１は、アドレスをそのまま通
す通過手段６０１とＣＰＵ書き込み／読みだし信号１０
１の指示によりアドレスを保持できる保持手段６０２か
ら構成される。透過手段６０１と保持手段６０２はＣＰ
Ｕ書き込み／読みだし選択識別信号１０２によって選択
される。ＣＰＵ書き込み／読みだし識別信号１０２が読
みだしを通知したときは透過手段６０１が選択されてア
ドレスが透過手段６０１を透過し、書き込みを通知した
ときは保持手段６０２が選択される。保持手段６０２は
ＣＰＵ書き込み／読みだし信号１０１が書き込みを通知
したときアドレスを保持し、保持したことをアドレスレ
ディ信号１０４で制御手段７に通知する。このような構
成により、アドレス保持手段５０１はアドレスを透過し
たり、保持したりできる。

【００２４】図６（ｂ）を用いてデータ保持手段５０２
を説明する。データ保持手段５０２の構成は、アドレス
保持手段５０１の構成と同様で、異なるのはアドレスバ
スのかわりにデータバスが接続される点と、アドレスレ
ディ信号１０４のかわりに、送信データレディ信号１０
６を通知する点と、ＣＰＵ１からの書き込み／読みだし
選択信号が書き込みを通知したときにはＣＰＵ１からデ
ュアルポートメモリ３の方向に、保持手段６０２が選択
され、読みだしを通知したときには逆方向に透過手段６
０１が選択されることである。

【００２５】以下に、図７のフローチャートを参照しな
がらＣＰＵ１がデュアルポートメモリ３にデータを書き
込む動作の一例を詳しく説明する。

【００２６】ステップ１では、ＣＰＵ１からのＣＰＵ書
き込み／読みだし識別信号１０１がアドレス保持手段５
０１およびデータ保持手段５０２に書き込み指示を通知
し、通知されたときはステップ２に移る。ステップ２で
は、アドレス保持手段５０１およびデータ保持手段５０
２中の保持手段６０２が選択される。書き込み／読みだ
し信号１０１から書き込み信号が保持手段６０２に通知
され、アドレス保持手段５０１にはアドレスが、データ
保持手段５０２にはデータが保持される。ステップ３で
は、制御手段がアドレスデータ手段５０１およびデータ
保持手段５０２から通知されるアドレスレディ信号１０
４および送信データレディ信号１０６でアドレスおよび
データが保持されたかどうかを判断し、保持されるとス
テップ４に移る。ステップ４では、制御手段７が処理通
知信号１１３がアクティブであるかどうか判断し、アク
ティブであればステップ５に移る。ステップ５ではデュ
アルポートメモリ３に送信データをデュアルポートメモ
リ書き込み信号１１０で書き込む。

【００２７】次に、図８のフローチャートを参照しなが
らＣＰＵ１がデュアルポートメモリ３からデータを読み
出す動作の一例を詳しく説明する。

【００２８】ステップ１では、ＣＰＵ１からのＣＰＵ書
き込み／読みだし識別信号１０１がアドレス保持手段５
０１およびデータ保持手段５０２に読みだし指示を通知
し、通知されたときはステップ２に移る。ステップ２で
は、アドレス保持手段５０１およびデータ保持手段５０
２中の透過手段６０２が選択されてＣＰＵ１からのアド
レスが透過する。ステップ３では透過したアドレスがデ
ュアルポートメモリ３にアクセスしＣＰＵ書き込み／読
みだし信号で読みだしを行う。読み出されたデータがデ
ータ保持手段５０２を透過してＣＰＵ１に通知される。

【００２９】以上のように、デュアルポートメモリ３の
両方のポートから読みだしが同時にアクセスできるもの
であれば、送受信アドレスＦＩＦＯ手段４と送信データ
ＦＩＦＯ手段５と受信ＦＩＦＯデータ手段６との代わり
に、アドレス保持手段５０１とデータ保持手段５０２と
を用いることにより、デュアルポートメモリアクセス制
御回路の回路規模を小さくすることができる。また、各
保持手段の読みだし周期が書き込み周期より速いもので
あれば、各保持手段は一段のラッチ手段で構成できる。

【００３０】（実施例３）以下、本発明の第３の実施例
のデュアルポートメモリアクセス制御回路について、図
面を参照しながら説明する。

【００３１】図９において、５０１はアドレス保持手
段、９０１は双方向データ保持手段で、以上は図１の構
成と同様なものである。図１の構成と異なるのは、送受
信アドレスＦＩＦＯ手段４と送信データＦＩＦＯ手段５
と受信ＦＩＦＯデータ手段６との代わりに、アドレス保
持手段５０１と双方向データ保持手段９０１とを用いた
点である。アドレス保持手段５０１は本発明の第２の実
施例のものと同様なものであり、異なるのは、透過手段
６０１と保持手段６０２の選択は、制御手段７から通知
される選択信号１１５によって選択される点と、アドレ
スレディ信号１０４が通知されない点である。選択信号
１１５は、ＣＰＵ１からデュアルポートメモリ３にデー
タを書き込む場合に、処理信号１１３がインアクティブ
で、かつＣＰＵ１から書き込み／読みだし信号１０１が
書き込みを通知したときに、透過手段６０１を保持手段
６０２に切り換え、制御手段７がデュアルポートメモリ
３にデュアルポートメモリ書き込み信号１０１で書き込
みを行ったら保持手段６０２から透過手段６０１に切り
換える信号である。またデータを読み出す場合には、透
過手段６０１を選択する信号である。

【００３２】図１０を用いて双方向データ保持手段９０
１を説明する。双方向データ保持手段は、データ保持手
段５０２と同様なもので、異なるのは、透過手段が２つ
あることである。ＣＰＵ書き込み／読みだし信号１０２
が書き込みを通知するとＣＰＵ１からデュアルポートメ
モリ３の方向に、透過手段１００１と保持手段１００２
が選択され、読みだしを通知すると逆の方向に透過手段
１００３が選択される。

【００３３】以下に、図１１のフローチャートを参照し
ながらＣＰＵ１がデュアルポートメモリ３にデータを書
き込む動作の一例を詳しく説明する。

【００３４】ステップ１では、ＣＰＵ１からのＣＰＵ書
き込み／読みだし識別信号１０２の書き込み通知によっ
て、双方向データ保持手段９０１中の透過手段１００１
と保持手段１００２が選択され、ＣＰＵ書き込み／読み
だし信号１０１が書き込みを通知する。また制御手段７
からの選択信号１１５によってアドレス保持手段５０１
中の透過手段６０１および双方向データ保持手段９０１
中の透過手段１００１が選択される。ステップ２では、
通知信号１１３がアクティブならば、アドレスおよびデ
ータはデュアルポートメモリ３に直接アクセスし、ＣＰ
Ｕ１の書き込み／読みだし信号１０１を直接デュアルポ
ートメモリ３に通知し、書き込み動作を行う。処理通知
信号１１３がインアクティブのときは、選択信号１１５
によりアドレス保持手段６０２および双方向データ保持
手段１００２が選択され、処理手段７から通知される保
持信号１１６によってアドレスおよびデータは各保持手
段に保持され、ステップ４に移る。ステップ４では、処
理通知信号１１３がアクティブになるかどうかを判断
し、アクティブになったらステップ５に移る。ステップ
５では双方向データ保持手段９０１からデータをデュア
ルポートメモリ３に制御手段７から通知されるデュアル
ポートメモリ書き込み信号１１０で書き込む。

【００３５】次に、図１１のフローチャートを参照しな
がらＣＰＵ１がデュアルポートメモリ３からデータを読
み出す動作の一例を詳しく説明する。

【００３６】ステップ１では、ＣＰＵ１からのＣＰＵ書
き込み／読みだし識別信号１０２の読みだし通知によっ
て、双方向データ保持手段９０１中の透過手段１００３
が選択され、ＣＰＵ書き込み／読みだし信号１０１が読
みだしを通知する。また制御手段７からの選択信号１１
５によってアドレス保持手段５０１中の透過手段６０１
が選択される。ステップ２では、通知信号１１３がアク
ティブならば、アドレスおよびデータはデュアルポート
メモリ３に直接アクセスでき、ＣＰＵ１の書き込み／読
みだし信号１０１を直接デュアルポートメモリ３に通知
し、読みだし動作を行う。処理通知信号１１３がインア
クティブのときは、ＣＰＵ１にＣＰＵウエイト信号１１
４でウエイトをかけてステップ４に移る。ステップ４で
は、処理通知信号１１３がアクティブになるかどうかを
判断し、アクティブになったらステップ５に移る。ステ
ップ５ではＣＰＵ１がウエイト状態であるから、デュア
ルポートメモリ３からＣＰＵ１に直接データが参照され
ているので、ウエイト状態を解除する事によってＣＰＵ
１はデータを読み出すことができる。

【００３７】以上のように、送受信アドレスＦＩＦＯ手
段４と、送信データＦＩＦＯ手段５と、受信ＦＩＦＯデ
ータ手段６の代わりにアドレス保持手段５０１と、双方
向データ保持手段９０１を用いることにより、デュアル
ポートメモリアクセス制御回路の回路規模を小さくする
ことができ、部品コストを抑えることができる。また、
ＣＰＵ１をウエイトさせるが、読みだし動作のときだけ
なのでＣＰＵ１の処理動作への影響は小さくてすむ。さ
らに、ＣＰＵ１に直接ウエイトさせるのでＣＰＵ１がデ
ュアルポートメモリ３からデータを読み出すときに、書
き込みアドレスを出力したあとそのアドレスに対するデ
ータが帰って来るまでＣＰＵ１が知っている必要がない
のでＣＰＵ１の動作の負担がなくなる。

【００３８】なお、第３の実施例においてＣＰＵ１が書
き込み動作を始めてから処理通知信号１１３でデュアル
ポートメモリ３への書き込みを判断しているが、先に処
理通知信号１１３の通知があってからＣＰＵ１からの書
き込み動作を判断してデュアルポートメモリ３への書き
込みを判断してもよい。

【００３９】

【発明の効果】以上のように本発明のデュアルポート制
御回路により、デュアルポートメモリへのアクセス優先
度の異なる処理手段ａ、ｂにおいて、処理手段ｂが常に
一定の周期でデュアルポートメモリにアクセスすること
ができ、かつ処理手段ａは処理手段ｂから動作を一時停
止されることなくリアルタイムに処理ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるデュアルポート
制御回路の構成図

【図２】同実施例におけるセルデータ処理手段の構成図

【図３】同実施例における動作手順を示すフローチャー
ト

【図４】同実施例における動作手順を示すフローチャー
ト

【図５】本発明の第２の実施例におけるデュアルポート
制御回路の構成図

【図６】同実施例におけるアドレスおよびデータ保持手
段の構成図

【図７】同実施例における動作手順を示すフローチャー
ト

【図８】同実施例における動作手順を示すフローチャー
ト

【図９】本発明の第３の実施例におけるデュアルポート
制御回路の構成図

【図１０】同実施例における双方向データ保持手段の構
成図

【図１１】同実施例における動作手順を示すフローチャ
ート

【図１２】同実施例における動作手順を示すフローチャ
ート

【図１３】従来例のデュアルポートメモリの接続構成図

【符号の説明】

１ ＣＰＵ ２ セルデータ処理手段 ３ デュアルポートメモリ ４ アドレスＦＩＦＯ手段 ５ 送信データＦＩＦＯ手段 ６ 受信データＦＩＦＯ手段 ７ 制御手段

Claims (6)

【特許請求の範囲】
1. 【請求項１】処理手段からアドレスが書き込まれてデュ
   アルポートメモリに前記アドレスが読み出されるアドレ
   スＦＩＦＯ手段と、前記処理手段からデータが書き込ま
   れて前記デュアルポートメモリに読み出される送信デー
   タＦＩＦＯ手段と、前記デュアルポートメモリからデー
   タが書き込まれて前記処理手段にデータが読み出される
   受信データＦＩＦＯ手段と、前記アドレスＦＩＦＯ手段
   の読みだし信号と、前記送信データＦＩＦＯ手段の読み
   だし信号と、前記受信データＦＩＦＯ手段の書き込み信
   号と、前記デュアルポートメモリの書き込み信号と読み
   だし信号を生成する制御手段から構成され、前記各々の
   ＦＩＦＯ手段と前記デュアルポートメモリの間の書き込
   み、読みだしを制御することを特徴とするデュアルポー
   トメモリアクセス制御回路。
2. 【請求項２】制御手段が、処理手段からデュアルポート
   メモリへの書き込み動作が禁止されていないタイミング
   においてアドレスＦＩＦＯ手段と送信データＦＩＦＯ手
   段にアドレスとデータが貯まっていると、前記アドレス
   ＦＩＦＯ手段に蓄えられたアドレスと前記送信ＦＩＦＯ
   手段に蓄えられたデータを読みだしてデュアルポートメ
   モリにデータ書き込む信号を出力し、読みだし動作が禁
   止されていないタイミングにおいて前記アドレスＦＩＦ
   Ｏ手段にアドレスが貯まっていると、前記アドレスＦＩ
   ＦＯ手段に蓄えられたアドレスを読みだし、前記デュア
   ルポートメモリからデータを読み出して受信データＦＩ
   ＦＯ手段に書き込む信号を出力することを特徴とする請
   求項１記載のデュアルポートメモリアクセス制御回路。
3. 【請求項３】処理手段からデュアルポートメモリへのア
   ドレスを保持または透過するアドレス保持手段と、前記
   処理手段から前記デュアルポートメモリへのデータは保
   持し、デュアルポートメモリから処理手段へのデータは
   透過するデータ保持手段と、前記データ保持手段のデー
   タを前記デュアルポートメモリに書き込む信号を生成す
   る制御手段から構成され、前記各々の保持手段の読みだ
   しを制御することを特徴とするデュアルポートメモリア
   クセス制御回路。
4. 【請求項４】制御手段が、処理手段からデュアルポート
   メモリに書き込み動作が禁止されているタイミングにお
   いて前記処理手段からの書き込み動作があると、アドレ
   ス保持手段とデータ保持手段にアドレスおよびデータを
   保持する信号を出力し、書き込み禁止が解除されると前
   記デュアルポートメモリにデータ書き込む信号を出力す
   ることを特徴とする請求項３記載のデュアルポートメモ
   リアクセス制御回路。
5. 【請求項５】処理手段からデュアルポートメモリへのア
   ドレスを保持または透過するアドレス保持手段と、前記
   処理手段から前記デュアルポートメモリへのデータは保
   持および透過し、デュアルポートメモリからのデータは
   透過する双方向データ保持手段処理手段で構成され、前
   記双方向データ保持手段と、前記処理手段を制御するこ
   とを特徴とするデュアルポートメモリアクセス制御回
   路。
6. 【請求項６】制御手段が、デュアルポートメモリへの書
   き込み動作が禁止されているタイミングにおいて処理手
   段からの書き込み動作があると、前記処理手段から出力
   されるアドレスとデータをそれぞれアドレス保持手段と
   双方向データ保持手段に保持する信号を出力し、読みだ
   し動作があると、処理手段に対して読み込みを待たせる
   信号を出力し、それ以外のタイミングには、アドレス保
   持手段と双方向データ保持手段が透過動作をするように
   指示することを特徴とする請求項５記載のデュアルポー
   トメモリアクセス制御回路。