RU1798792C - Устройство дл контрол интерфейса ввода-вывода - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  ввода-вывода цифровых вычислительных машин и систем. Цель изобретени  - расширение класса решаемых задач. Устройство содержит первый регистр состо ни  интерфейса 1, схему 2 сравнени , дешифратор 3 состо ни  интерфейса , мультиплексор 4, элемент 5 задержки , элемент 6 ИЛИ-НЕ, элемент 7 И, элемент 8 ИЛИ, таймер 9, генератор 10, регистр 11 интервалов времени, схему 12 сравнени , блок 13 пам ти, элемент 14 НЕ, элемент 15 И, коммутатор 16, элементы 17, 18 ИЛИ, таймер 19, регистр 20 адреса, счетчик 21, одновибратор 22, триггер 23, регистр 24 времени останова, триггер 25, входы признака коммутации 26 и адресный вход 27, информационный вход 28, второй регистр 29 состо ни  интерфейса. Устройство позвол ет контролировать длительность временных интервалов между сигналами, относ щимис  к ожидаемой последовательности изменени  сигналов интерфейса. 1 ил. ел С

Description

гв

ч о

00 XI

о

N3

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  ввода-вывода цифровых вычислительных машин и систем.

Цель изобретени  - расширение класса решаемых задач.

Устройство содержит первый регистр 1 состо ни  интерфейса, схему 2 сравнени , дешифратор 3 состо ни  интерфейса, мультиплексор 4, элемент 5 задержки, элемент ИЛИ-НЕ б, Элемент И 7, элемент ИЛИ 8, таймер 9, тактовый генератор 10, регистр 1.1 интервалов времени, схему 12 сравнени , блок 13 пам ти,: элемент НЕ 14, элемент И 15, коммутатор 16, элементы ИЛИ 17, 18, таймер 19, регистр 20 адреса, счетчик 21 адреса, одновибратор 22, триггер 23, регистр 24 времени останова, триггер 25, вход 26 признака коммутации, адресный вход 27, информационный вход 28, второй регистр 29 состо ни  интерфейса.

Регистры 1 и 29 осуществл ют хранение текущего состо ни  сигналов интерфейса. Схема 2 сравнени  фиксирует факт изменени  состо ни  сигналов интерфейса.

Дешифратор 3 обнаруживает ошибку в состо нии сигналов интерфейса, а также нарушение в пор дке изменени  сигналов интерфейса текущего обмена и может быть реализован в помощью ПЗУ. В этом случае шина каждого управл ющего сигнала интерфейса с выхода регистра 1 и выхода регистра 29 подключаетс  к одному из разр дов старшей и младшей группы адресных входов ПЗУ, определ емых младшими адресными разр дами, которые соединены с выходом регистра 29, в котором содержитс  признак ошибки, который поступает на первый вход этого ПЗУ, если комбинаци  сигналов на этих входах не соответствует ожидаемой комбинаций, котора  определ етс  группой старших адресных разр дов, подключенных к выходу регистра 1. Группа старших адресных разр дов, кроме того, определ ет код константы времени, снимаемый с второго выхода ПЗУ, на прот жении которого должно произойти правильное изменение состо ни  интерфейса. Сигнал на третьем выходе ПЗУ разрешает подсчет таймером 9 временных меток из генератора 1. Сигналы на четвертом и п том выходах ПЗУ предназначены дл  выделени  из сигналов интерфейса на информационном входе 28 устройства ожидаемого дл  текущего обме- на сигнала. Мультиплексор 4 коммутирует на свой выход из шин информационного входа 28 устройства, котора  определ етс  кодом на управл ющем входе мультиплексора 4, поступающим из п того выхода дешифратора 3. Элемент 5 задержки

осуществл ет задержку сигнала из четвертого выхода дешифратора 3, который подаетс  на вторые входы элементов 6 ИЛИ-НЕ и 7 И. Уровень сигнала на четвертом выходе

дешифратора 3 определ ет, через какой из элементов 6 ИЛИ-НЕ или 7 И сигнал с выхода мультилексора 4 поступит на второй вход начальной установки таймера 9.

Если на входе мультиплексора 4 происходит изменение сигнала с уровн  логической 1 до уровн  логического 0, то дл  начальной установки таймера 9 необходимо , чтобы на вторых входах элементов 6 ИЛИ-НЕ и 7 И присутствовал уровень логического 0. Если на выходе мультиплексора 4 происходит изменение сигнала с уровн  логического 0 до уровн  логической 1, то дл  начальной установки таймера 9 необходимо , чтобы на вторые входы элементов 6

ИЛИ-НЕ и 7 И присутствовал уровень логической 1.

Таймер 9 определ ет интервал времени между текущим и последующим состо ни ми сигналов интерфейса. Генератор 10 формирует непрерывную последовательность сигналов временных мето.к. Регистр 11 осуществл ет хранение информации с выхода таймера 9 до очередного изменени  состо ни  интерфейса. Схема 12 сравнени  обеспечивает окончание интервала времени, в течение которого допускаетс  отсутствие ожидаемого изменени  состо ни  интерфейса . Блок 13 пам ти хранит последовательность состо ний сигналов интерфейса.

При помощи элемента 14 НЕ блокируетс  по вление сигналов на выходе элемента 15 И на врем  цикла записи в блок 13 пам ти, элемент 15 И обеспечивает передачу сигнала с выхода схемы 2 сравнени  на вход элемента 17 ИЛ И, Коммутатор 16 обеспечивает передачу информации на адресные входы блока 13 пам ти с выхода счетчика 21 или адресного входа 27 устройства в зависимости от режима работы устройства. Элемент

17 ИЛИ .осуществл ет передачу сигнала на вход одновибратора 22 с выхода элемента 15 И или схемы 12 сравнени , элемент 18. ИЛИ осуществл ет передачу сигнала на вход триггера 23, регистров 20 и 24 с выхода

дешифратора 3 или выхода схемы 12 сравнени . Таймер 19 осуществл ет счет текущего времени. Регистр 20 фиксирует адрес .  чейки блока 13 пам ти в момент останова, счетчик 21 осуществл ет формирование адреса блока 13 пам ти, в котором записываетс  текущее состо ние регистра 1 состо ни  интерфейса. Одновибратор 22 формирует сигнал записи в блок 13 пам ти, триггер 23 фиксирует факт ошибки в после довательности обмена. Регистр 24 фиксирует текущее врем  в момент останова. Триггер 25 формирует сигнал при обнаружении факта ошибки в последовательности обмена . При помощи сигнала на входе 26 осуществл етс  управление передачей информации на адресные входы блока 13 пам ти, Вход 27 служит дл  передачи ин-. формации на адресные входы блока 13 пам ти . К входу 28 устройства подключаетс  контролируемый интерфейс.

Устройство работает следующим образом .

В исходном состо нии регистры 1, 20, 24 и 29, таймеры 9 и 19, триггеры 23 и 25, счетчик 21 установлены в нулевое состо ние , дл  упрощени  средства установки в исходное состо ние на чертеже не показаны .

Устройство работает в двух режимах: Контроль и Вывод. В режиме Контроль осуществл етс  контроль состо ни  сигналов интерфейса. В режиме Вывод осуществл етс  вывод зафиксированной в процессе контрол  интерфейса информации об изменении его состо ни  споследу- ющей обработкой и регистрацией на одном из стандартных устройств вывода. Режим работы устройства определ етс  сигналом на входе 26 устройства. В режиме Контроль при наличии соответствующего сигнала на входе 26 устройства осуществл етс  подключение выводов счетчика 21 через коммутатор 16 к адресным входам блока 13 пам ти. В режиме Вывод при наличии соответствующего сигнала на входе 26 устрой- ства обеспечиваетс  подключение адресного входа 27 устройства через коммутатор 16 к адресным входам блока 13 пам ти . -.

В режиме Контроль сигналы интерфейса с входа 28 устройства поступают на входы регистров 1 и 29. схемы 2 сравнени  и информационные входы мультиплексора А. Поскольку в исходном состо нии регистр 1 обнулен, то при по влении на входе 28 устройства сигналов интерфейса на входе схемы 2 сравнени  по вл етс  единичный сигнал. В этот момент времени на первых входах дешифратора 3 присутствуют нули, на его выходах наход тс  нули. При поступлении сигнала на вход элемента 15 И на остальных его входах наход тс  единичные разрешающие сигналы, т.к. в исходном состо нии триггер 25 был обнулен и на е.го инверсном выходе присутствует единичный разрешающий сигнал, а запуск одновибра- тора 22 отсутствовал. В результате на выходе элемента 15 И по вл етс  сигнал, поступающий на вход элемента 17 ИЛИ. Сигналом с третьего выхода дешифратора 3

таймер 9 удерживаетс  в нулевом состо нии . На выходе схемы 12 сравнени  находитс  нулевой сигнал, поступающий на входы элементов 17 и 18 ИЛИ. и после по- 5 ступлени  единичного сигнала с выхода элемента 15.И на вход элемента 17 ИЛИ на выходе его формируетс  единичный сигнал. По переднему фронту сигнала с выхода элемента Т5 И в регистре 1 фиксируетс  состр0  нпе сигналов интерфейса на входе 28, а в

регистре 11 - код с выхода таймера 9 (в

данном случае нулевой код), кроме того, по

сигналу с выхода элемента 17 ИЛИ осущест вл етс  запуск одновибратора 22. По сигна5 лу с выхода одновибратора 22 в регистр 29 фиксируетс  состо ние интерфейса на входе 28. С выхода схемы 2 сравнени  снимаетс  единичный сигнал. С выхода регистра 1 код сигналов текущего состо ни  интер0 фейса поступает на вход дешифратора 3. Если код сигналов состо ни  интерфейса, . поступающий с выхода регистра 1, соответствует нормальной последовательности обмена , то на первом выходе дешифратора 3

5 сохран етс  нулевой сигнал, поступающий на вход элемента ИЛИ 18, на выходе которого также сохранитс  нулевой сигнал. Установка триггера 23 также отсутствует. Кроме этого, на втором выходе дешифрето0 ра 3 по витс  код константы, который подаетс  на второй вход схемы 12 сравнени  и определ ет интервал времени, в течение которого допускаетс  отсутствие изменени  ; состо ни  сигналов интерфейса, на третьем

5 выходе .дешифратора 3 устанавливаетс  сигнал, разрешающий подсчет сигналов временных меток с выхода генератора 10 таймером 9,Таким образом осуществл етс  отсчет временного интервала. Код с п того

0 выхода дешифратора 3 поступает на управ л ющий вход мультиплексора 4, коммутирует на его выход канал, на котором ожидаетс  изменение сигнала, которое должно произойти на прот жении определенного ин5 тзрвала времени, не превышающего значений константы на втором выходе дешифратора 3, По сигналу с выхода одновибратора 22 осуществл етс  запись информации с выходов регистров 1 и 11 по

0 адресу, определ емому счетчиком 21, а .на выходе элемента 14 НЕ по вл етс  сигнал, блокирующий по вление сигналов на выходе элемента 15 И на врем  цикла запись в блок 13 пам ти. По заднему фронту сигнала

5 с выхода одновибратора 22 осуществл етс  модификаци  счетчика 21 адреса.и запись состо ни  триггера 23 в триггер 25. При отсутствии ошибки, зафиксированной триггером 23, триггер 25 подтвердит свое исходное нулевое состо ние, на его инверсном

выходе сохранитс  единичный сигнал. -Код текущего значени  интервала времени с выхода таймера 9 поступает на вход схемы 12 сравнени , при помощи которой осуществл етс  сравнение его со значением константы на втором входе, При отсутствии сигнала на выходе схемы 12 сравнени , свидетельствующего об окончании допустимого интервала времени и при изменении сигналов состо ни  сигналов на входе 28 устройства, на выходе схемы 2 сравнени  по вл етс  единичный сигнал, поступающий на вход элемента 15 И. Дальнейша  работа устрой- ства осуществл етс  аналогично описанному .

Если в процессе обмена произойдет нарушение нормальной последовательности, то на выходе дешифратора 3 сформируетс  сигнал ошибки, поступающий на вход элемента ИЛИ 18. На выходе элемента ИЛИ 18 формируетс  сигнал, в соответствии с которым осуществл етс , установка триггера 23, а также фиксаци  в регистре 20 адреса  чейки блока пам ти 1.3, в котором записалось последнее состо ние сигналов интерфейса и фиксаци  в регистре 24 времени останова, По заднему фронту сигнала с выхода одно- вибратора 22 информаци  с выхода триггера 23 записываетс  в триггер 25. На инверсном выходе триггера 22 по вл етс  нулевой сигнал останова, блокирующий по вление сигнала на выходе элемента 15 И.

Если в процессе обмена-в течение интервала времени, заданного при помощи константы на втором выходе дешифратора 3, изменение состо ни  сигналов на входе выбранного входа мультиплексора отсутствовало , то после поступлени  очередного сигнала с выхода генератора 10 код на выходе таймера 9 станет .большим значени  константы на втором входе схемы сравнени  12 и на выходе схемы сравнени  формируетс  единичный сигнал, поступающий на, входы элементов 17 и 18 ИЛИ. На выходах элементов 17 и 10 ИЛИ формируютс  сигналы , по .которым в регистре 1 формируютс  .состо ни  сигналов интерфейса на входе 28 устройства и осуществл етс  запуск одно- вибратора 22, а также установка триггера 23. Дальнейша  р аботауетройства осуществл етс  .аналогично описанному.

Сигнал на входе мультиплексора 4 может измен тьс  как из состо ни  логического О в состо ние логической 1, так и наоборот. Таймер 9 устанавливаетс  в исходное состо ние только при наличии на его установочном входе сигнала логической 1. Комбинированна  схема, состо ща  из элементов 6 ИЛИ-НЕ, 7 И и 8 ИЛИ, позвол ет произвести установку таймера 9 в исходное

состо ние независимо от того, какой, положительный или отрицательный, перепад произойдет на выходе мультиплексора 4, Когда ожидаемый сигнал должен измен тьс  из состо ни  логического О в.состо ние логической 1, то на установочный вход таймера 9 сигнал с выхода мультиплексора 4 проходит через элемент 7 И и второй вход элемента 8 ИЛИ. Если ожидаемый сигнал

0 интерфейса должен изменитьс  из состо ни  логического О в состо ние логической 1, то на установочный вход таймера 9 с выхода мультиплексора 4 сигнал проходит через элемент 7 И и второй вход элемента 8 ИЛИ.

5 Если ожидаемый сигнал интерфейса должен изменитьс  из состо ни  логической 1 в состо ние логического О, то сигнал с выхода мультиплексора 4-поступит на установочный вход таймера 9 через элемент 6

0 ИЛИ-НЕ и первый вхрд элемента 8 ИЛИ. Через какой из элементов б ИЛИ-НЕ или 7 И должен пройти сигнал на вход установки таймера 9, определ ет сигнал на четвертом выходе дешифратора 3, который через эле5 мент б.задержки поступает на первые входы элементов 6 ИЛИ и 7 И.

В режиме Вывод в соответствии с сигналом на входе 26 устройства осуществл етс  подключение адресного входа 27

0 устройства к адресным входам блока 13 пам ти . Далее осуществл етс  считывание  чеек блока 13 пам ти по адресам, поступающим с адресного входа 26 устройства, дл  последующей обработки и регистрации.

5 Предложенное устройство по сравнению с известным нар ду с контролем после- довательности изменени  состо ни  сигналов интерфейса и определени  ошибки в последовательности обмена, позвол ет

0 контролировать длительность временных интервалов не между любыми изменени ми состо ни  сигналов интерфейса, а только между сигналами, относ щимис  к ожидаемой последовательности изменений сигна5 лов интерфейса.

Claims (1)

1. Формулаизобретени  Устройство дл  контрол  интерфейса ввода-вывода, содержащее регистры состо ни  интерфейса, адреса и времени остано0 ва, блок пам ти, первую и вторую схемы сравнени , первый и второй таймеры, элемент НЕ, первый элемент И, первый, второй и третий элементы ИЛИ, счетчик адреса, коммутатор, первый и второй триггеры, так .5 товый генератор, одновибратор, дешифратор состо ни  интерфейса, регистр интервалов времени, причем информационный вход первого регистра состо ни  интерфейса и первый вход первой схемы- сравнени  подключены к информационному входу устройства, выход первого регистра состо ни  интерфейса подключен к первому информационному входу блока пам ти, первому входу дешифратора состо ни  интерфейса и второму входу первой схемы сравнени , выход которой соединен с первым входом первого элемента И, второй вход которого подключен к выходу элемента НЕ, выход первого элемента ИЛИ, выход которого соединен с входами записи регистра состо ни  интерфейса, регистра интервалов времени и входом одновибрато- ра, выход которого подключен к входу записи блока пам ти, счетному входу счетчика адреса, входу элемента НЕ, С-входу первого триггера, инверсный выход которого св зан с третьим входом перврго элемента И, информационный вход первого триггера подключен к выходу второго триггера, установочный вход которого соединен с выходом второго элемента ИЛИ и входом записи регистра адреса, информационный вход которого подключен к информационному выходу счетчика адреса и первому информационному входу коммутатора, второй информационный вход которого соединен с адресным входом устройства, вход признака коммутации устройства подключен к управл ющим входам коммутатора, выход которого соединен с адресным входом блока пам ти, второй информационный вход которого подключен к информационному выходу регистра интервалов времени, информационный вход которого соединен с первым входом второй схемы сравнени  и выходом первого таймера вход сброса которого подключен к выходу третьего элемента ИЛИ, а счетный вход соединен с

   выходом тактового генератора и счетным входом второго таймера, выход которого подключен к информационному входу регистра времени останова, вход записи которо- го соединен с выходом второго элемента ИЛИ, первый вход которого подключен к первому выходу дешифратора состо ни  интерфейса, а вторые входы первого и второго элементов ИЛИ соединены с выходом

   второй схемы сравнени , отличающеес  тем, что, с целью расширени  класса решаемых задач, устройство дополнительно содержит элемент задержки, второй регистр состо ни  интерфейса, элемент ИЛИНЕ , второй элемент И и мультиплексор, информационный вход которого и информационный вход второго регистра состо ни  интерфейса подключены к информационному входу устройства, вход записи второго

   регистра состо ни  интерфейса соединен с выходом одновибратора, а выход второго . регистра состо ни  интерфейса подключен к второму входу дешифратора состо ни  интерфейса , управл ющий вход мультиплексора соединен с вторым выходом дешифратора состо ни  интерфейса, а выход мультиплексора подключен к первым входам второго элемента И и элемента , вторые входы которых подключены к выходу элемента задержки, вход которого подключен к третьему выходу дешифратора состо ни  интерфейса, четвертый выход которого соединен с установочным входом первого таймера, п тый

   выход дешифратора состо ни  и ерфейса подключен к второму входу второй схемы сравнени .