SU1167714A1 - Устройство дл синхронизации контрольного и эталонного цифровых измерительных сигналов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ КОНТРОЛЬНОГО И ЭТАЛОННОГО ЦИФРОВЫХ ИЗМЕРИТЕЛЬНЫХ СИГНАЛОВ, содержащее генератор эталонного сигнала, информационный вход которого подключен к выходу блока переключени , тактовый вход генератора эталонного сигнала подключен к выходу блока выделени  тактовой частоты, а выход генератора эталонного сигнала соединен с первым входом блока переключени  и с первым входом блока несовпадени , второй вход которого подключен к входной шине, к входу блока выделени  тактовой частоты и ко второму входу блока переключени , третий вход которого подключен к выходу синхрогенератора , а также первый накопитель, отличающеес  тем, что, с целью повышени  помехоустойчивости и расширени  диапазона рабочих частот, в него введены четыре элемента И, два триггера, второй накопитель и регистр сдвига, тактовый вход которого подключен к первому входу первого элемента И, первому входу второго элемента И, к выходу блока выделени  тактовой частоты и к счетному входу синхрогенератора, вход управлени  которого подключен к выходу второго накопител , выход синхрогенератора подключен к установочному входу регистра сдвига и к первому входу первого триггера, второй вход которого соединен с последним разр дным выходом регистра сдвига, выход первого триггера подключен ко второму входу второго элемента И и первому входу третьего элемента И, второй вход которого соединен с предпоследним разр дным выходом регистра сдвига, информационный вход которого соединен с выходом блока несовi падени  и с первым входом четвертого элемента И, второй вход которого соединен (Л с вторым входом первого элемента И и с дополнительным выходом синхрогенератора, причем выход первого элемента И соединен со счетными входами первого и второго накопителей , выход четвертого элемента И соединен с входом сброса первого накопител  и с первым входом второго триггера, второй вход которого подключен к выходу первого накопител , а выход второго триг05 гера подключен к входу сброса второго на копител .

Description

Изобретение относитс  к импульсной технике и может быть использовано в контрольно-измерительной аппаратуре дл  цифровых систем передачи информации.

Известно устройство дл  синхронизации контрольного и эталонного цифровых сигналов , содержащее блок выделени  тактовой частоты, первый выход которого соединен с входом счетчика импульсов, второй выход- с первым входом генератора эталонного сигнала , а вход - с входом устройства и первым выходом блока несовпадени , второй вход которого подключен к выходу генератора эталонного сигнала, а выход - к первому входу элемента НЕ, при этом второй вход элемента НЕ соединен с первым выходом счетчика импульсов, а выход - с первым входом триггера, второй вход которого подключен к первому выходу дешифратора, а выход - к первому входу первого элемента И, а через элемент НЕ - к первому входу второго элемента И, второй вход которого соединен с вторым выходом дешифратора и вторым входом генератора эталонного сигнала, при этом третий вход генератора эталонного сигнала соединен с выходом первого элемента И, а второй выход счетчика импульсов подключен к входу дешифратора 1.

Недостатки данного устройства - большое врем  вхождени  в синхронизм и низка  помехоустойчивость.

Наиболее близким по технической суш,ности к предлагаемому  вл етс  устройство дл  синхронизации контрольного и эталонного цифровых сигналов, содержащее блок выделени  тактовой частоты, выход которого соединен с тактовым входом генератора эталонного сигнала, состо щего из регистра сдвига и блока логической обратной св зи, при этом выход генератора эталонной последовательности св зан с первым блоком несовпадений и первым входом переключающего блока, состо щего из двух элементов И, выходы которых подключены к входам элемента ИЛИ, и инвертора, включенного между первыми входами элементов И, выход переключающего блока соединен с другим входом генератора эталонного сигнала, а вторые входы блока несовпадений и переключающего блока св заны с входом устройства и входом блока выделени  тактовой частоты, кроме того, выход блока несовпадений через последовательно включенные накопитель и синхрогенератор подключен к входу инвертора в переключающем блоке 2.

Недостатком известного устройства  вл етс  невысока  помехоустойчивость и ограниченный диапазон рабочих частот.

Цель изобретени  - повышение помехоустойчивости и расширение диапазона рабочих частот.

Поставленна  цель достигаетс  тем, что в устройство дл  синхронизации контрольного и эталонного цифровых измерительных сигналов, содержащее генератор эталонного

сигнала, информационный вход которого подключен к выходу блока переключени , тактовый вход генератора эталонного сигнала подключен к выходу блока выделени  тактовой частоты, а выход генератора эталонного сигнала соединен с первым входом блока переключени  и с первым входом блока несовпадени , второй вход которого подключен к входной шине, к входу блока выделени  тактовой частоты и к второму входу блока

0 переключени , третий вход которого подключен к выходу синхрогенератора, а также первый накопитель, введены четыре элемента И, два триггера, второй накопитель и регистр сдвига, тактовый вход которого подключен к первому входу первого элемента И, первому входу второго элемента И, к выходу блока выделени  тактовой частоты и к счетному входу синхрогенератора, вход управлени  которого подключен к выходу второго накопител , выход синхрогенератора подключен к установочному входу регистра сдвига и к первому входу первого триггера, второй вход которого соединен с последним разр дным выходом регистра сдвига, выход первого триггера подключен ко второму входу второго элемента И, и первому входу третьего

элемента И, второй вход которого соединен с предпоследним разр дным выходом регистра сдвига, информационный вход которого соединен с выходом блока несовпадени  и с первым входом четвертого элемента И, второй вход которого соединен с вторым входом первого элемента И и с дополнительным выходом синхрогенератора, причем выход первого элемента И соединен со счетными входами первого и второго накопителей , выход четвертого элемента И соединен

с входом сброса первого накопител  и с первым входом второго триггера, второй вход которого подключен к выходу первого накопител , а выход второго триггера подключен к входу сброса второго накопител .

0 На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - временные диаграммы , по сн ющие работу устройства. Устройство дл  синхронизации контрольного и эталонного цифровых измерительных сигналов содержит генератор 1 эталонного

5 сигнала, состо щий из регистра 2 сдвига и подключенного к его выходам блока 3 логической обратной св зи, блок 4 выделени  тактовой частоты, блок 5 несовпадени , блок 6 переключени , синхрогенератор 7, состо щий из накопител  8, выход которого подключен к первому входу триггера 9, накопители 10 и 11, триггеры 12 и 13, регистр 14 сдвига, элементы И 15-18, входную шину 19, выходную шину 20 сигнала ошибки и выходную шину 21 сигнала тактовой частоты; входна  шина 19 соединена с первыми входами блока 5 несовпадени  и блока бис входом блока 4 выделени  тактовой частоты, выход которого подключен к тактовому входу регистра 2 сдвига генератора 1 эталонного

сигнала, к тактовому входу регистра 14, к счетному входу накопител  8 и к первым входам элементов И 15 и 18, при этом выход блока 5 несовпадени  подключен к информационному входу регистра 14 сдвига и к входу элемента И 16, выход которого св зан с входом сброса накопител  10 и входом триггера 12, другой вход которого подключен к выходу накопител  10, а выход триггера 12 соединен с входом сброса накопител  11, причем вход накопител  11 св зан с входом накопител  10 и выходом элемента И 15, а выход подключен к входу триггера 9 синхрогенератора 7, первый выход которого соединен с входом сброса накопител  8 и входами элементов И 15 и 16, а другой выход подключен к входу управлени  блока 6, к входу установки регистра 14 и входу триггера 13, другой вход которого св зан с выходом регистра 14, а выход подключен к входу элемента И 18 и входу элемента И 17, причем другой вход элемента И 17 подключен к другому выходу регистра 14, кроме того, выход блока 3 логической обратной св зи св зан с входом блока 6, выход которого подключен к информационному входу регистра 2 сдвига.

Блок 6 состоит из элементов И 22 и 23, выходы которых подключены к входам элемента ИЛ И. 24, а первые входы объединены через инвертор 25, вход которого  вл етс  управл ющим входом блока 6, вторые входы элементов И 23 и 22  вл ютс  информационными входами блока 6, а выход элемента ИЛИ 24  вл етс  выходом блока 6.

Блок 3 логической обратной св зи, определ емый видом последовательности, формируемой генератором 1 эталонного сигнала, состоит из сумматоров 26 и 27 по модулю два, элементов И 28-30 и элемента ИЛИ 31, с помощью которых осуществл етс  выбор требуемого режима работы генератора 1 эталонного сигнала. При подаче сигналов на входы элементов И 28 или 29 с управл ющих входов 32 и 33 устройства генератор 1 эталонного сигнала обеспечивает формирование псевдослучайной М-последовательности соответствующего периода, а при подаче управл ющего сигнала на вход элемента И 30 с управл ющего входа 34 устройства генератор 1 эталонного сигнала формирует циклическую последовательность, структура которой определ етс  начальным кодом, записанным в регистр 2 сдвига.

Устройство работает следующим образом.

При подаче с выхода триггера 9 синхрогенератора 7 разрешающего уровн  на управл ющий вход блока 6 открыт элемент И 23, а элемент И 22 закрыт благодар  инвертору 25. При этом щина 19 устройства подключаетс  через элемент И 23 и элемент ИЛИ 24 к информационному входу регистра 2 сдвига генератора 1 эталонного сигнала. При подаче с выхода триггера 9 синхрогенератора 7 запрещающего уровн  открыт

элемент И 22, а элемент И 23 закрыт благодар  инвертору 25. При этом к информационному входу регистра 2 генератора 1 эталонного сигнала через элемент И 22 и элемент ИЛИ 24 подключаетс  выход блока 3 5 логической обратной св зи. Блок 4 выделени  тактовой частоты выдел ет из контрольного сигнала, поступающего на щину 19 устройства , сигнал тактовой частоты, который поступает на тактовый вход генератора 1 этаQ лонного сигнала. В исходном состо нии с выхода синхрогенератора 7 на управл ющий вход блока 6 поступает запрещающий уровень и генератор 1 эталонного сигнала преобразует последовательность тактовых импульсов в эталонную последовательность

5 (структура которой определена блоком 3 логической обратной св зи), фаза которой первоначально не совпадает с фазой контрольного сигнала на шине 19 устройства. При этом на выходе блока 5 несовпадений по вл ютс  импульсы, поступающие на вход

0 регистра 14 сдвига. Сигнал с другого выхода синхрогенератора 7 открывает элементы И 15 и 16, за счет чего сигнал тактовой частоты с выхода блока 4 поступает на входы накопителей 10 и 11, при этом импульсы с выхода блока 5 несовпадени  поступают на вход сброса накопител  10 и вход триггера 12, причем, если интервал между соседними импульсами сигнала на выходе блока 5 несовпадени  меньше емкости N накопител  10, то последний сбрасываетс  раньше, чем на

0 его выходе по витс  импульс. При этом триггер 12 импульсами с выхода блока 5 несовпадени  удерживаетс  в состо нии, при котором отсутствует сигнал сброса накопител  11. Тогда после накоплени  заданного числа NS тактовых импульсов на выходе

5 накопител  11 по витс  импульс, переключающий триггер 9 синхрогенератора 7. При этом с входа сброса накопител  8 снимаетс  уровень, блокирующий накопитель 8, и он начинает подсчет тактовых импульсов. Сигнал с выхода синхрогенератора 7 закрывает

0 элементы И 15 и 16, за счет чего прекращаетс  изменение состо ни  накопителей 10 и 11. Сигнал с первого выхода синхрогенератора поступает %а установочные входы регистра 14 сдвига, обеспечива  запись единицы в первый разр д регистра 14 сдвига и нулей во все остальные разр ды, причем это состо ние удерживаетс  в течение всей длительности импульса на выходе синхрогенератора 7. Кроме того, сигнал с выхода синхрогенератора 7 переключает триггер 13

0 в положение, при котором элементы И 17 и 18 закрыты и соответствующие сигналы на шины 20 и 21 не поступают. Также сигнал с первого выхода синхрогенератора 7 поступает на управл ющий вход блока 6, обеспечива  подключение тины 19 устройства

к информационному входу регистра 2 сдвига генератора 1 эталонного сигнала. Контрольна  последовательность заполн ет регистр 2 сдвига в течение действи  импульса на выходе синхрогенератора 7. После того, как на вход накопител  8 поступило N2 тактовых импульсов, на его выходе формируетс  импульс , переключающий триггер 9 в исходное положение, при котором к информационному входу регистра 2 сдвига вновь подключаетс  выход блока 3 логической обратной св зи генератора 1 эталонного сигнала. При этом генератор 1 эталонного сигнала продолжает формировать эталонную последовательность, но фаза этой последовательности совпадает с фазой контрольной последовательности, поскольку фаза эталонной последовательности была определена начальной комбинацией кодов заданной контрольной последовательности . После возвращени  триггера 9 в исходное состо ние, единица, записанна  в регистр 14 сдвига,начинает под воздействием тактовых импульсов сдвигатьс  к выходу . Через П| тактов (где ni - число разр дов регистра 14 сдвига) на выходе регистра 14 по витс  импульс, переключающий триггер 13, сигнал с выхода которого открывает элементы И 17 и 18. Тактовые импульсы от блока 4 выделени  тактовой частоты через открытый элемент И 18 проход т на шину 21, а импульсы от блока 5 несовпадени  через регистр 14 сдвига и открытый элемент И 17 проход т на шину 20. Если синхронизаци  не наступила (например, из-за ошибки во фрагменте контрольного сигнала, записанного в регистре 2 сдвига генератора 1 эталонного сигнала в качестве начальной комбинации), то импульсы на выходе блока 5 несовпадени  содержат регул рную составл ющую, определ емую структурой синхронизирующих измерительных последовательностей. При несовпадении М-последовательностей, формируемых генератором 1 эталонного сигнала при подаче управл ющих сигналов на входы 32 и 33, при любом их взаимном сдвиге регул рна  составл юща  сигнала на выходе блока 5 несовпадени  представл ет собой М-последовательность той же структуры, в которой максимальное число тактовых интервалов между двум  соседними импульсами не превышает (HI - 1), где П2 - число разр дов регистра 2 сдвига. При несовпадении циклических последовательностей (которые формируютс  при подаче управл ющего уровн  на вход 34) максимальное число тактовых интервалов между двум  соседними импульсами в сигнале на мходе блока 5 несовпадени  также не превышает (пг-1). Емкость накопител  10 выбираетс  так, чтобы . В этом случае импульсы с выхода блока 5 несовпадени  сбрасывают накопитель 10 раньше, чем на его выходе по витс  импульс, переключающий триггер 12, сигнал с выхода которого сбрасывает накопитель 11. Поэтому на выходе накопител  11 через N3 тактовых интервалов вновь по витс  импульс, переключающий триггер 9, т. е. на выходе синхрогенератора 7 по витс  следующий

импульс, обеспечивающий через элемент И 23 и элемент ИЛИ 24 запись в регистр 2 сдвига генератора 1 эталонного сигнала нового фрагмента из контрольной последовательности , и так далее, до тех пор, пока безошибочна  запись начальной комбинации в регистр 2 сдвига не обеспечит совпадений контрольного и эталонного сигнала по фазе. При наличии синхронизации контрольного и эталонного измерительных сигналов

0 и отсутствии ошибок в контрольном сигнале импульсы на выходе блока 5 несовпадени  отсутствуют и на выходе накопител  10 через каждые NI тактовых импульсов по вл етс  импульс, подтверждающий состо ние триггера 12, сигнал с выхода которого блокирует накопитель 11, не допуска  переключени  триггера 9 импульсом с выхода накопител  11. При этом триггер 9 блокирует накопитель 8 и синхрогенератор 7 не вырабатывает импульсов, при которых осуществл етс  запись фрагмента контрольного сигнала в регистр 2 сдвига генератора 1 эталонного сигнала, что обеспечивает устойчивое удержание синхронизма.

Если в контрольном сигна.те имеютс  ошибки, то при наличии синхронизации контрольного и эталонного сигналов импульсы на выходе блока 5 несовпадени   вл ютс  импульсами ошибок, число которых подсчитываетс  за определенное количество тактовых интервалов при измерении коэффициента (веро тности) ошибок. Любой импульс ошибки переключает триггер 12 в положение , в котором снимаетс  блокировка с накопител  11, но импульс на-выходе накопител  11 по вл етс  только в том случае, если в течение N3 тактовых интервалов после любого импульса ошибок между двум  соседними импульсами не было промежутка больше NI тактовых интервалов. Выбира  значени  NI и N3 достаточно большими (причем ), можно сделать веро тность ложного срабатывани  устройства

под воздействием ошибок сколь угодно малой при любой веро тности ошибки, не равной 0,5 (дл  двоичного канала при веро тности независимых ошибок, равной 0,5, пропускна  способность равна нулю и передача любой информации невозможна). Несколько подр д

следующих импульсов ошибок, например, образуюших пакет ошибок, также не приводит к по влению импульса на выходе накопител  11 и ложному .началу синхронизации , если длительность такого пакета меньQ ше, чем (N3-NI). Если все же ложное срабатывание произошло, то импульс с второго выхода синхрогенератора 7 переключает триггер 13, который блокирует выдачу с выхода блока 5 несовпадени  через регистр 14 сдвига того отрезка сигнала, который

5 может быть искажен в процессе поиска синхронизма . При этом выдача блокируетс  независимо от причины, вызвавшей нарушение синхронизма, т. е. не только при ложном

нарушении синхронизма, но и при сбо х, например, в блоке 4 выделени  тактовой частоты. Поскольку в последнем случае импулЬс на выходе накопител  11 по витс  не раньше, чем через Na тактовых интервалов, то число разр дов П| регистра 14 сдвига выбираетс  больше Na, т. е. . Из последовательности тактовых импульсов на шине 21 исключаетс  количество импульсов, равное числу (Ыз+П|) тактовых интервалов, исключенных в сигнале на шине 20, в которых возможно искажение из-за нарушений синхронизма . Поэтому нарушение синхронизма независимо от причин его вызвавших, не приводит к искажению результатов измерений коэффициента ошибок прибором, в котором дл  синхронизации контрольного и эталонного цифровых измерительных сигналов используетс  предлагаемое устройство.

Работа устройства по сн етс  временными диаграммами, где буквами обозначены сигналы: а - на шине 19; б - на выходе блока 4 выделени  тактовой частоты; в - на выходе элемента ИЛИ 31,  вл юшегос  выходом генератора 1 эталонного сигнала; г - на выходе блока 5 несовпадени ; д - на выходе триггера 9,  вл юш,егос  выходом синхрогенератора 7; е - на выходе элемента И 5; ж - на выходе элемента И 16; з - на выходе триггера 12; и - на выходе накопител  10; к - на выходе накопител  1Г; л - на выходе накопител  11; л - на выходе накопител  8; ж - на последнем выходе регистра 14 сдвига (цифрами 00...01 обозначен вывод записанной комбинации); н - на предпоследнем выходе регистра 14 сдвига; о - на выходе триггера 13;   - на шине 20 (выход элемента И 17); р - на шине 21 (выход элемента И 18); с - на выходе элемента И 22; т - на выходе элемента ИЛИ 24.

Временные диаграммы отражают работу устройства после его включени , поэтому участок «Л в сигналах (фиг. 2п и 2р)  вл етс  искаженным, поскольку все элементы пам ти, в том числе регистр 14 сдвига, триггер 13, после включени  устанавливаютс  произвольно. Исключение этого участка может быть достигнуто известным способом.

например, применением врем задающеи цепи, устанавливаюшей триггер 9 после включени  в требуемое положение. В этом случае диаграмма работы устройства после включени  соответствует участку «В. Однако предлагаемое устройство используетс  в контрольноизмерительной аппаратуре, элементы пам ти которой после включени  устанавливаютс  также произвольно и .требуют общей установки исходного состо ни , в том числе

0 счетчиков ошибок и тактовых интервалов, зафиксировавших результат поступлени  сигналов участка «А. Поэтому введение специальной установочной цепи  вл етс  избыточным .

Таким образом, предлагаемое устройство обладает большей помехоустойчивостью, чем известное, поскольку ложное нарушение синхронизма из-за воздействи  ошибок не происходит в любом случае, если длина пакета ошибок меньше (N3-NI), причем это значение можно сделать сколь угодно большим, в частности (Na-Ni), а веро тность превышени  этого значени  (т. е. веро тность ложного нарушени  синхронизма из-за воздействи  ошибок) сколь угодно малой, тогда как в известном устройстве ложное нарушение синхронизма происходит уже в том случае , если два импульса ошибок по в тс  через интервал, меньший, чем П2, т. е. применение известного устройства возможно при

малых веро тност х ошибок Рош-с-, а предлагаемое устройство можно примен ть при ,5. Однако даже нарушени  синхронизма , вызванные любыми причинами, не привод т к искажению входного сигнала и, как следствие, результатов измерени  коэффициента ошибок прибором, в котором примен етс  данное устройство (в отличие от применени  известного устройства). Кроме того, помехоустойчивость предлагаемого устройства определ етс  только параметрами N:, N2 и Na, которые в известном устройстве

Q завис т от частоты, а в предлагаемом устройстве не завис т от частоты. Поэтому помехоустойчивость предлагаемого устройства не зависит от частоты, что обеспечивает возможность его применени  в широком диапазоне рабочих частот.

Claims (1)

1. УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ КОНТРОЛЬНОГО И ЭТАЛОННОГО ЦИФРОВЫХ ИЗМЕРИТЕЛЬНЫХ СИГНАЛОВ, содержащее генератор эталонного сигнала, информационный вход которого подключен к выходу блока переключения, тактовый вход генератора эталонного сигнала подключен к выходу блока выделения тактовой частоты, а выход генератора эталонного сигнала соединен с первым входом блока переключения и с первым входом блока 'несовпадения, второй вход которого подключен к входной шине, к входу блока выделения тактовой частоты и ко второму входу блока переключения, третий вход которого подключен к выходу синхрогенератора, а также первый накопитель, отличающееся тем, что, с целью повышения помехоустойчивости и расширения диапазона рабочих частот, в него введены четыре элемента И, два триггера, второй накопитель и регистр сдвига, тактовый вход которого подключен к первому входу первого элемента И, первому входу второго элемента И, к выходу блока выделения тактовой частоты и к счетному входу синхрогенератора, вход управления которого подключен к выходу второго накопителя, выход синхрогенератора подключен к установочному входу регистра сдвига и к первому входу первого триггера, второй вход которого соединен с последним разрядным выходом регистра сдвига, выход первого триггера подключен ко второму входу второго элемента И и первому входу третьего элемента И, второй вход которого соединен с предпоследним разрядным выходом регистра сдвига, информационный вход которого соединен с выходом блока несовпадения и с первым входом четвертого эле- § мента И, второй вход которого соединен с вторым входом первого элемента И и с дополнительным выходом синхрогенератора, причем выход первого элемента И соединен со счетными входами первого и второго накопителей, выход четвертого элемента И соединен с входом сброса первого накопителя и с первым входом второго триггера, второй вход которого подключен к выходу первого накопителя, а выход второго триггера подключен к входу сброса второго накопителя.

   SU .... 1167714