SU1249593A1 - Устройство дл обнаружени ошибок в блоках пам ти - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  обнаружени  ошибок в запоминающих устройствах с последовательным доступом. Устройство СО держит преобразователь 1 кодов, бло ки 2 и 3 обнаружени  а:дреса ошибки, коммутатор 4 и логические элемеиты. Изобретение позвол ет повысить быстродействие устройства за счет сокращени  времени на обнаружение адреса ошибки. 1 з.п. ф-лы, 3 ил. (Л С СД :о

Description

Изобретение относитс  к вычислительной технике, а именно к устройствам дл  обнаружени  ошибок в запо минающих устройствах и может быть использовано дл  обнаружени  ошибок в запоминающих устройствах с последовательным доступом повьппенного быстродействи .

Цель изобретени  - повьшение быстродействи  устройства, .. ,

На фиг,1 представлена структурна  схема устройства; на фиг. 2 - функциональна  схема преобразовател  кодов; на фиг. 3 - функциональна  схема блока обнаружени  адреса ошибки .

Устройство дл  обнаружени  ошиб-- ки кодом, задаваемым полиномом Р(х) ( х +1) (х + х+О (Xj + х+1 ), содер -жит (фиг. 1 ) преобразователь 1 кодов , блоки 2 и 3 обнаружени  адреса оп-ибки, коммутатор 4. элементы И 5-7, счетчик 8, триггеры 9-11, вхо- ДЬ1 12-14 и выходы 15-17 устройства.

Преобразователь 1 кодов (фиг, 2) содержит сдвиговый регистр 18 с обратной св зью, элемент И 19, инвер тор 20, элементы И 21 и 22, ИЛИ-НЕ 23 и счетчик 24, Сдвиговый регистр 18 соответствует двучлену , Он содержит триггеры 25-37 и сумматор

38по модулю два.

Блок 2 обнаружени  адреса ошибки (фиг, 3) содержит сдвиговые регистры

39и 40 с обратной св зью, блок 41 сравнени , элемент И 42, инвертор 43, элементы И 44 и.45 и счетчик 46, Сдвиговые регистры 39 и 40 соответствуют многочлену х + х +1 и содер- жат триггеры 47 - 52 и сумматоры 53- 56 по модулю два,

Блок 3 обнаружени  адреса ошибки имеет точно такую же структуру, что и блок 2. Но, поскольку он соответствует многочлену , его сдви- ,говые регистры содержат по два триггера (что соответствует степени многочлена ) и по два сумматора по модул два, что соответствует количеству ненулевых членов х ,

При изменении количества сомножителей и порождающем полиноме Р(х) в устройстве увеличиваетс  количество блоков обнаружени  адреса ошибки, отличающихс  друг от-друга количеством триггеров и сумматоров по модулю два в сдвиговых регистрах,

V Устройство обнаружени  ошибки работает следующим- образом.

Пусть порождающий полином кода задан следующим выражением:

РСХ) (х -1) Пр;(У) ,

JH

где pj(x) - неприводимый многочлен степени и пор дка, равного ej {е.2 -I); С не делитс  на ej,

Длина кода и- равна наименьшему общему кратному (с, е, ,,,,е , Код, порожденный полиномом .Р(х) (х - и.- ).Ц pj{x, обнаруживает все пакеты

ошибок О(х) длиной d и исправл ет все пакеты ошибок В(х) длиной 6Ъ при

и

условии, что c b+d-l и ,

J--1

На фиг,1 приведен пример построени  устройства дл  обнаружени  ошибки кодом Р(х) (х +1) (х + х+1) (х + х+1). Длина кода п 273, Выполнение процедуры декодировани  начинаетс  с обнулени  по входу 13 блоков 1-3 и 8-11, При приеме информации от накопител  все разр ды, начина  с 256 информационных, по входу устройства 12 поступают на первые входы преобразовател  1 кода и блоков 2 и 3 обнаружени  адреса ошиб - ки (на вторые регистры сдвига). На первые регистры сдвига блоков 2 и 3 информаци  поступает с п того триг-- гера регистра сдвига блока 1, Все регистры сдвига работают синхронно, что обеспечиваетс  подачей синхроимпульсов по входу 14 устройства через элементы И 21 и 44.

На первом этапе работы устройства , т,е, на этапе делени  информационного многочлена на соответствующие составл кщие порождающего полинома , в сдвиговых регистрах блоков 1-3 формируютс  остатки от делени .

Если ошибки не происходит, то после прохождени  бит кодового многочлена (информационной последовательности ) через сдвиговые регистры блоков 1-3 содержимое триггеров регистров равно нулю. Это фиксируетс  элементом ИЛИ-НЕ 23 и блоками сравнени  блоков 2 и 3, которые вырабатывают сигналы, поступающие на элемент И 6, формирук ций сигнал Ошибки нет, запоминаемый в триггере 10, На этом работа устройства прекращаетс .

Если при передаче информации происходит ошибка, то после прохождеНИИ Vi разр дов информационной после довательности через сдвиговые регист ры-блоков 1-3 содержимое триггеров регистров не равно нулю, причем ошибка считаетс  корректируемой только в том случае, если элемент ШШ-НЕ вырабатывает сигнал несовпадени  с нулем восьми разр дов регистра сдвига преобразовател  1 кодов и все блоки сравнени  всех блоков обнаружени  ошибки вьфабатывают сигналы несовпадени  содержимого первых и вторых регистров сдвига. Необходимо отметить, что сигналы от элемента ИЛИ-НЕ и блоков сравнени  анализируютс  только после приема информационной последовательности, что обеспечиваетс  сигналом переполнени  счетчика 8, запоминаемого в триггере 11.

В случае возникновени  корректируемой ошибки информаци  в сдвиговых регистрах преобразовател  1 кодов и блоках 2 и 3 обнаружени  адреса ошибки продолжает сдвигатьс . Сдвиг информации в блоке 1 продолжаетс  до тех пор, пока в триггерах 30-37 элементом ИЛИ-НЕ не зафиксированы нули, что в сипу известных свойств двучлена X -1 определ ет момент расположени  fe 5 младших разр дах сдвигового регистра 18 пакета ошибок. С этого момента сдвиг информации в регистре 18 и во всех первых регистрах сдвига блоков 2 и 3 прекращаетс , что обеспечиваетс  передачей сигнала от блока 23 через элемент И 19 и инвертор 20 на элемент И 21.

: С момента обнаружени  корректируемой ошибки начинают поступать синхроимпульсы на счетчики 24 и 46. Накопление синхроимпульсов в счетчике 24 продолжаетс  до момента выработку, элементом ИЛИ-НЕ сигнала совпадени  с нулем. Этот сигнал через элементы 19, 20 и 22 запрещает подачу синхроимпульсов на счетчик 24. В то же врем  сигнал с элемента 19 поступа- .ет на коммутатор 4, разреша  тем самым передачу содержимого счетчика 24 в канал ввода-вьшода. Этот пере- данньй код представл ет собой остаток от делени  номера последнего безошибочного разр да в информационной последовательности на с, т.е. is г по модулю С 13.

С момента обнаружени  корректируе мой ошибки сдвигаетс  и содержимое

вторых сдвиговых регистров в блоках 2 и 3. Сдвиг и накопление синхроимпульсов в счетчиках блоков 2 и 3 продолжаетс  до тех пор, пока блоками сравнени  не обнаружено совпадение .содержимых первых и вторых триггеров в блоках, например, совпадени  содержимого триггеров 47 - 49 с 50 - 52 в блоке 2, имеющего место уже после. остановки сдвига в регистре 39. Сигнал совпадени  от блока 41 через элементы 42-45 запрещает подачу синхроимпульсов на сдвиговьй регистр 40 и на счетчик 46. Кроме того, сигнал с элемента И 42  вл етс  joipaB- л ющим дл  коммутатора 4, поскольку он разрешает передачу содержимого счетчика 46 в канал. Этот переданный код также  вл етс  остатком от делени  номера последнего безошибочного разр да в информационной последова5

0

5

0

5

0

5

на

ел

т.е. г.

Рч

по мотельности дулю е.

Аналогичное преобразование информации происходит и в блоке 3. При наличии сигнала совпадени  от блока сравнени  этого блока содержимое его счетчика передаетс  на коммутатор 4, причем i 2 Гр по модулю е , т.е.

равно 3.

I ,

Три переданных остатка однозначно определ ют номер последнего безошибо - ного разр да в информационной послб : довательности, что. и позвол ет начать коррекцию.

Claims (2)

1. Устройство дл  обнаружени  ошибок в блоках пам ти, содержащее преобразователь кодов, первый, второй и третий входы которого  вл ютс  первым , вторым и третьим входами устройства , а его выходы первой группы соединены с входами первой группы коммутатора, и первый элемент И отлича-ющеес  тем, что, с целью повьшгени  быстродействи  устройства,оно содержит блоки обнаружени  адреса ошибки, первьй,второй и третий триггеры, счетчик, второй и третий элементы И, причем первый, второй и третий входы каждого блока обнаружени  адреса ошибки соединены соответственно с первым, вторым и третьим входами устройства, а их четвертые входы соединены с первым выходом преобразовател  кодов , второй выход которого а также первые выходы блоков обнаружени  адреса ошибки соединены с входами первого элемента И, выход которого соединен с первым входом первого триггера, выход которого  вл етс  первым выходом устройства, третий выход преобразовател  кодов и второй выход каждого блока обнаружени  адреса ошибки соединены соответственно с управл ющими входами коммутатора и входами второго элемента И, выход которого соединен с первым входом второго триггера, выход которого  вл етс  вторым выходом устройства, выходы второй группы преобразовател  кодов и выходы группы блоков обнаружени  адреса ошибки соединены с соответствующими входами групп коммутатора , выходы которого  вл ютс  выходами группы устройства, вторые входы первого, BTOpoi O и третьего триггеров, а также первый вход счетчика соединены с вторым входом устройства ,, первый вход третьего элемента И соединен с третьим входом устройства, второй вход третьего элемента И соединен с инверсным выходом третьего триггера, вькод третьего элемента И соединен с в торым входом счетчика, выход которого соединен с первым входом третьего триг- рега, пр мой выход которого соединен с п тым входом каждого блока обнаружени  адреса ошибки и четвертым входом преобразовател  кодов, четвертый выход которого соединен с шестыми входами блоков обнаружени  адреса ошибки.

0

5

2. Устройство по п. 1, отличающеес  тем, что блок обна-- ружени  адреса ошибки содержит первый и второй сдвиговые регистры, блок сравнени , счетчик, элементы И и инвертор, причем первый вход первого сдвигового регистра  вл етс  первым входом блока обнаружени  адреса ошибки, второй вход первого сдвигового регистра соединен с первым входом второго сдвигового регистра и  вл етс  вторым входом блока, первый вход первого элемента И соединен с первым входом второго элемента И и  вл етс  третьим входом блока, вто рой вход второго сдвигового регистра  вл етс  четвертым входом блока, выходы первого д второго сдвиговых

0 регистров соединены соответственно с первьм и вторым входами блока сравнени , выход которого соединен с первым входом третьего элемента И, второй вход которого  вл етс  п тым

5 входом блока, выход третьего элемента И соединен с входом инвертора, установочныйi вход счетчика соединен с первым входом второго сдвигового регистра, выход инвертора соединен с вторыми входами первого и второго элементов И, выход первого элемента И соединен с третьим входом второго сдвигового регистра, а выход второго элемента И соединен с сннхровходом счетчика, третий вход первого сдвигового регистра  вл етс  шестым входом блока обнаружени  адреса ошибки, выходами которого  вл ютс  выходы счетчика, третьего элемента И и ин- вертора.

0