SU1750061A1

SU1750061A1 - Устройство дл исправлени ошибок

Info

Publication number: SU1750061A1
Application number: SU894794248A
Authority: SU
Inventors: Виктор Григорьевич Бардичев; Владимир Григорьевич Шахов
Original assignee: Омский Институт Инженеров Железнодорожного Транспорта
Priority date: 1989-12-11
Filing date: 1989-12-11
Publication date: 1992-07-23

Abstract

Изобретение относитс к вычислительной технике. Его использование в системах передачи информации при больших уровн х помех позвол ет повысить корректирующую способность устройства. Это достигаетс благодар разбиению перестановочного кода (48, 24) на подмножества и составлению таблицы покрытий, в соответствии с которой происходит минимизаци ошибок, после чего осуществл етс мажоритарное декодирование. Устройство содержит входной накопитель 1, генератор 2 ошибок, блок 3 управлени , узлы 4 минимизации ошибок, блок 5 мажоритарных элементов, элемент ИЛИ 6, блок 7 выходных ключей. 1 -4-6-3-2-4-S-7, 3-1,3-5, 6-7. 2 з.п. ф -лы, 3 ил., 1 табл.

Description

Ё

VI

с о о о

Устройство относитс к вычислительной технике и может быть использовано в системах передачи информации при больших уровн х помех.

Известно устройство перестановочного декодировани , содержащее блок минимизации ошибок, буферный регистр и схему исправлени ошибок.

Однако оно имеет недостаточную корректирующую способность при значительной избыточности; кроме того оно не может выдавать кодовые комбинации раньше полного цикла.

Из известных устройств наиболее близок по структуре дешифратор, содержащий входной накопитель, блокуправлени , генератор ошибок и выходные ключи, причем . генератор ошибок формирует такую последовательность одиночных ошибок, котора в конце цикла приводит к исправлению кода

Недостаток этого дешифратора - низка корректирующа способность при большой длительности цикла (исправл ютс одиночные и обнаруживаютс многократные ошибки за 2п + 2 такта, где п - число разр дов кода).

Цель изобретени - повышение корректирующей способности устройства.

Цель достигаетс дополнительным введением узлов минимизации ошибок, блока мажоритарных элементов и элемента ИЛИ, причем четыре выхода входного накопител присоединены к четырем входам каждого из узлов минимизации ошибок в соответствии с таблицей покрытий, к п тым и шестым входам которых подключены первый и второй выходы генератора ошибок; их первые выходы св заны с входами блока мажоритарных элементов, а вторые их выходы через схему ИЛИ соединены с вторыми входами выходных ключей. Вход блока управлени соединен с выходом схемы ИЛИ, второй его выход подключен к второму входу генератора ошибок, а третий его вход - к второму входу входного накопител и к седьмому входу блока мажоритарных элементов ,

Введение дополнительных блоков повышает корректирующую способность при сравнительно небольшой избыточности кода и повышенном быстродействии. По вл етс дополнительна возможность сокращений времени декодировани при малом числе ошибок.

На фиг.1 показана обща структура устройства; на фиг.2 - структурна схема узла минимизации ошибок; на фиг.З - структурна схема блока управлени .

Устройство содержит входной накопитель 1, генератор 2 ошибок; блок 3 управлени ; узлы 4.1-4.6 минимизации ошибок; блок 5 мажоритарных элементов; элемент

ИЛИ 6; блок 7 выходных ключей; блоки 8-11 сумматоров по модулю два; формирователь 12 проверочных разр дов; блок 13 элементов ЗАПРЕТ; блок 14 сравнени ; счетчик 15, дешифратор 16.

0 В таблице покрытий лини ми показаны места информационных разр дов дл каждого из шести покрывающих множеств.

На чертежах представлена разновидность устройства дл кода (48,24).

5 Входной накопитель 1 своими К выходами (К - число подмножеств, на которые разбиваетс входное кодовое слово, на фиг.1 К 4) св зан с входами каждого из п узлов 4 минимизации ошибок, где п - число вы0 бранных покрытий дл входного кода (фиг.1 и 4 число покрытий равно 6), Первые выходы блоков 4 минимизации ошибок соединены с п входами блока 5 мажоритарных элементов , а вторые через элемент ИЛИ 6 - с вто5 рым входом выходных ключей 7, первый вход которых присоединен к выходу блока 5 мажоритарных элементов. Разрешающий аход блока 5 мажоритарных элементов присоединен к третьему выходу блока 3 управ0 лени вместе с входом обнулени входного накопител 1. Первые два выхода блока 3 управлени присоединены к первому и второму входам генератора 2 ошибок. Тактовые входы блока 3 управлени и генератора 2

5 ошибок объединены и вл ютс тактовым входом устройства.

Устройство работает следующим образом .

Предварительно выбранный базовый

0 код (48,24) разбиваетс на 4 подмножества по 12 разр дов в каждом. После этого составл етс таблица покрытий таким образом , чтобы с возможно меньшим количеством перестановок вы вить как

5 можно большее количество ошибок. Известно , что дл кода (48,24) максимально возможное количество покрытий равно 92, Выбираетс б возможных покрытий (фиг.4), при которых код может исправл ть до 5

0 ошибок. В соответствии с таблицей четыре выхода входного накопител -1 присоединены к одному из четырех входов узлов 4.1-4.6- минимизации ошибок.

Работу этих блоков рассмотрим на

5 структурной схеме (фиг.2).

Два первых входа блоков сумматоров 8 и 9 соответствуют информационным разр дам по 12 разр дов на каждый вход (обозначены 1 и 2), два нижних (обозначены 3 и 4). проверочные по 12 разр дов на каждом входе , При отсутствии ошибок в информационных разр дах формирователь проверочных разр дов 12 формирует на выходах блоков 10 и 11 сумматоров ноль, поскольку проверочные разр ды формируютс по тем же правилам, что и в передающей части (в общем случае возможны и ненулевые синдромы на выходах блоков 10 и 11 сумматоров, но в любом случае их вес не больше фиксированного значени t}. Если хот бы одна ошибка попадает в информационные разр ди , вес синдрома на выходах блоков 10 и 11 сумматоров больше t, из-за чего срабатывает блок 14 сравнени , на выходе Больше которого по вл етс сигнал, который закрывает выход блока 13 элементов ЗАПРЕТ, Выходы блока 13 элементов ЗАПРЕТ вл ютс первыми выходами блока 4 минимизации , а выход блока 14 сравнени - второй его выход.

Одновременно с подачей кода тактовыми импульсами запускаетс счетчик 15 импульсов (фиг.З) и через первый выход дешифратора 16 запускаетс генератор 2 ошибок на выдачу одиночных ошибок (всего их 24). Если в информационных разр дах кода произошла ошибка, то при совпадении по времени с ошибкой, выработанной генератором 2 ошибок, поступающей на входы 5 и 8 устройства, вес синдрома на выходе формировател проверочных разр дов 12 меньше t, что и соответствует исправлению ошибки. С выхода блока 13 схемы ЗАПРЕТ исправленный код подаетс через блок 5 мажоритарных элементов. Одновременно через схему ИЛИ 6 на вход счетчика с выхода Меньше блока 14 сравнени подаетс сигнал, сбрасывающий счетчик 15 в ноль, что останавливает работу блока 3 управлени до прихода нового кода.

Если в прин том коде больше одной ошибки, ни на одном из выходов блоков 4, с элемента ИЛИ 6 сигнал не приходит, поэтому после 24 тактов счетчик 15 продолжает работу. При этом активизируетс второй выход дешифратора 16, переключающий генератор 2 ошибок на выработку двойных ошибок. Блоки 4 работают так же, как и при одиночных ошибках. Всего двойных ошибок С 24 - 144, Если и за это количество тактов блоки 4 не срабатывают, третий выход дешифратора выдает управл ющий сигнал, очищающий входной накопитель 1 и по разрешающему входу открывающий блок 5 мажоритарных элементов, в котором все одноименные разр ды оцениваютс по мажоритарному принципу,

В результате общее врем работы устройства не превышает 1+24+144 169 тактов , но выходной сигнал может по витьс и

раньше. Если проанализировать все возможные комбинации ошибок кратности до 6, можно убедитьс , что среди п тикратных ошибок только узлами 4 исправл етс за 1

такт 50% от их общего количества, еще 25% исправл етс за 24 такта, а не исправл етс не больше 7%. С учетом веро тностей различных комбинаций ошибок среднее врем 5-кратных ошибок составл ет 5,3 такта, 4кратных - 3,7 тактов, 3-кратных - 1,7 такта, а одно- и двухкратные ошибки исправл ютс за 1 такт.

Установка блока 5 мажоритарных элементов позвол ет еще выше подн ть корректирующую способность декодера: исправл ютс за то же врем все п тикратные и почти все шестикратные ошибки.

Claims

1. Устройство дл исправлени ошибок, содержащее входной накопитель, информационный вход которого вл етс одноименным входом устройства, блок управлени , первый выход которого соединен с первым

управл ющим входом генератора ошибок, и блок выходных ключей, выходы которого вл ютс выходами устройствами, отличающеес тем, что, с целью повышени корректирующей способности устройства, в

него введены узлы минимизации ошибок, блок мажоритарных элементов и элемент ИЛИ, первые К-е выходы (К Ј 2 - число подмножеств , на которые разбиваетс входное кодовое слово) входного накопител подключены к первым - К-м входам каждого из п узлов минимизации ошибок (п Ј. 4 - число выбранных покрытий дл входного кода) в соответствии с таблицей покрытий, первые и вторые выходы всех узлов минимизации

ошибок соединены с соответствующими входами блока мажоритарных элементов и с соответствующими входами элемента ИЛИ, выход которого подключен к управл ющему входу блока выходных ключей и входу обнулени блока управлени , второй выход которого соединен с вторым управл ющим входом генератора ошибок, тактовый вход которого объединен с тактовым входом блока управлени и вл етс тактовым входом устройства, первые и вторые выходы генератора ошибок подключены к п тым и

шестым входам всех узлов минимизации ошибок, третий выход блока управлени соединен с входом обнулени входного накопител и разрешающим входом блока мажоритарных элементов, выходы которого подключены к информационным входам блока ключей.

2,Устройство по п.1, о т л и ч а ю щ е е - с тем, что узел минимизации ошибок содержит блоки сумматоров по модулю два, формирователь проверочных разр дов, блок элементов ЗАПРЕТ и блок сравнени , первые входы первого-четвертого блоков сумматоров по модулю два вл ютс соответственно первыми-четвертыми входами узла, вторые входы первого и второго блоков сумматоров по модулю два вл ютс п тыми и шестыми входами узла, выходы первого и второго блоков сумматоров по модулю два подключены соответственно к первым и вторым разрешающим входам блока элементов ЗАПРЕТ и соответственно к первым и вторым входам формировател проверочных разр дов, первые и вторые выходы которого соединены с вторыми входами соответственно третьего и четвертого

5

блоков сумматоров по модулю два, выходы которых подключены к первым и вторым входам блока сравнени , выход Больше которого соединен с запрещающим входом блока элементов ЗАПРЕТ, выход которого и выход Меньше блока сравнени вл ютс соответственно первым и вторым выходами узла.

3. Устройство по п.1, отличающее- с тем, что блок управлени содержит дешифратор и счетчик импульсов, счетный вход и вход обнулени которого вл ютс соответственно тактовым входом и входом обнулени блока, выходы счетчика импульсов соединены с входами дешифратора, первый-третий выходы которого вл ютс одноименными выходами блока.

Фи&Ј

фае 3

If