SU1580566A1 - Аналоговый декодер расширенного кода Голе - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Его использование в системах передачи дискретной информации позвол ет повысить помехоустойчивость. Декодер содержит мультиплксоры 1,2, сдвиговые регистры 3,4 информации и надежностей , блок 5 управлени , блок 6 дешифрации, блок 14 выделени  максимума и коммутатор 16. Благодар  введению блоков 7,8 дешифрации, сумматоров 9-11 по модулю два, блока 12 дискретных декодоров, блока 13 вычислени  степеней сходства и блока 15 регистров в декодере осуществл етс  исправление всех конфигураций ошибок среди символов с восемью наименьшими надежност ми. 4 з.п.ф-лы, 6 ил.

Description

О1 QD

СП Јй

о

Изобретение относитс  к вычислиельной технике и может быть испольовано в системах передачи дискретной информации.

Цель изобретени  - повышение помеоустойчивости ,

На фиг.1 приведена блок-схема предагаемого декодера; на фиг.2 - выполение блока дешифрации; на фиг.З - выполнение блока вычислени  степеней сходства и блока выделени  максимуа; на фиг.А - выполнение блока упавлени ; на фиг.З - принцип инверировани  символов принимаемого ко- а, на фиг.6 - диаграммы управл ющих сигналов.

Декодер содержит первый 1 и второй 2 мультиплексоры, сдвиговые регистры информации 3 и надежности 4, блок 5 управлени , первый - третий блоки 6-8 ешифрации, первый - третий сумматоры 9 - 1 1 по модулю два, блок 12 дискретных декодеров, блок 13 вычислени  степеней сходства, блок 14 выделени  максимума, блок 15 регистров и коммутатор 16. Декодер содержит также тактовьй вход 17, вход 18 обнулени  , информационный вход 19 и вход 20 надежности.

Надежности символов расширенного кода Голе  представлены в виде т-раз- р дньк двузначных чисел, поэтому сдвиговый регистр надежности имеет двадцать четыре т-х разр да.

Блок 6 (7,8) дешифрации содержит (фиг.2) группы 21 узлов сравнени , дешифратор 22 и регистр 23 результата . На фиг.2 обозначены информационные входы 24, вход 25 разрешени  записи и вход 26 сдвига. В каждой группе 21 осуществл етс  сравнение соответствующей надежности со всеми последующими вплоть до (24-г)-йх где г - число наименьших из двадцати четырех надежностей. Дл  блока 6 , дл  блока 7 , дл  блока 8 .

Дешифратор 22 содержит двадцать четыре пары сумматор - компаратор, на выходе каждой из которых по вл етс  единица, если составл юща  надежность (подаваема  на первые входы узлов соответствующей группы 21) входит в число г наименьших надежностей. Блок 13 вычислени  степеней сходства содержит (фиг.З) первый - четвертый ключевые элементы 27 и первый - четвертьй сумматоры-накопители 28. Блок 14 выделени  максимума

0

5

0

5

0

5

0

5

0

5

содержит первый - шестой узлы 29 сравнени , дешифратор 30 и буферный регистр 31.

Блок 13 содержит информационные 32 и управл ющие 33 входы и вход 34 обнулени , а блок 14 - вход 35 разрешени  записи. Блок 12 дискретных декодеров содержит четыре декодера кода Голе , блок 15 регистров - четыре двадцатитрехразр дных сдвиговых регистра дл  хранени  результатов декодировани  на врем  вычислений в блоках 13 и 14.

Блок 5 управлени  содержит (Фиг.4) делители частоты на двадцать четыре 36, на двадцать три 37 и на четыре 38, дешифратор 39, элемент ИЛИ-НЕ 40, первый - третий элементы 41-43 ЗАПРЕТ, элемент ИЛИ 44 и первый - шестой элементы И 45-50.

На фиг.5 стрелками отмечены символы , инвертируемые в процессе работы аналогового декодера (предлагаемого и известного). Смысл инвертирований заключаетс  в попытке исправить заранее некоторые из ошибок. Например, во втором из векторов ошибок инвертируютс  два наименее надежных символа. Если в этих символах действительно произошли ошибки, то кратность исправл емых ошибок увеличиваетс  до п ти (три ошибки в любом месте вариационного р да исправл ютс  при алгебраическом декодировании.

На фиг.6 обозначено: а - сигнал обнулени  на входе 18, б - тактовые импульсы на входе 17, в-и - сигналы на выходах 51.1 - 51.7 блока 5 управлени .

Работа декодера происходит в два этапа.

На первом этапе на выходы первого 1 и второго 2 мультиплексоров поступают сигналы с входов 19 и 20 и в течение 24 тактов в регистр 4 записываютс  надежности принимаемого кодового слова, а в регистр 3 - результаты демодул ции символов этого слова . На втором этапе входы мультиплексоров 1 и 2 переключаютс , в блоках 6-8 определ ютс  номера двух, п ти и восьми наименьших надежностей и результаты вычислений в этих блоках записываютс  в их регистры 23. Затем в течение 24 тактов эти результаты последовательно выталкиваютс  на выходы блоков 6 - 8 ч, благодар  сумматорам 9 - 11 по модулю  два,

происходит инвертирование двух, п ти и трех символов прин той комбинации (фиг.5). Четыре полученных набора (первый - без инвертировани ) поступают на соответствующие входы четырех дискретных декодеров блока 12. Затем четыре результата декодировани  поступают на четыре сдвиговых регистра блока 15 и в блок 13, где производитс  вычисление степеней сходства этих результатов, после чего в блоке 14 осуществл етс  выбор результата с наибольшей степенью сходства. Благодар  коммутатору 16 этот результат поступает на выход декодера, после чего декодирование завершено. Дл  достижени  асимптотической помехоустойчивости оптимального аналогового декодера необходимо, чтобы при переборе учитывались возможные конфигурации векторов ошибок, нену- левые компоненты которых имеют номера р да не более чем восьми номеров наименьших надежностей. На фиг.5 изображен вариационный р д надежностей , т.е. результат их расстановки в пор дке возрастани . Номер надежности в вариационном р ду называетс  рангом. Ниже стрелками отмечены составл ющие , инвертируемые в известном декодере, еще ниже - в предлагаемом декодере, дл  примера отмечена конфигураци  вектора ошибок веса 4, котора  не может быть учтена в известном декодере. В результате перебора на ЭВМ всех 2-256 различных конфигураций векторов ошибок установлено , что в предлагаемом декодере исправл ютс  все конфигурации ошибок среди символов с восемью наименьшими надежност ми, а в известном декодере 88 из них не могут быть учтены. Веро тность по влени  именно таких конфигураций векторов ошибок наибольша , так как ошибка чаще происходит в наименее надежных символах. Следовательно , помехоустойчивость предлагаемого декодера по сравнению с известным увеличиваетс .

Claims (5)

1. Аналоговый декодер расширенного кода Голе , содержащий первый мульти- плексор, первый информационный вход которого  вл етс  информационным входом декодера, выход первого мультиплексора соединен с информационным

0

5

0

5

е

входом сдвигового регистра информации , выход которого подключен к второму информационному входу первого мультиплексора, второй мультиплексор, первые информационные входы которого  вл ютс  входами надежности декодера, выходы второго мультиплексора соеди- ны с информационными входами сдвигового регистра надежностей, последовательные выходы которого подключены к вторым информационным входам второго мультиплексора, параллельные выходы сдвигового регистра надежности соединены с информационными входами первого блока дешифрации, блок выделени  максимума, коммутатор, блок управлени , тактовый вход и вход обнулени  которого  вл ютс  соответственно входом синхронизации и входом обнулени  декодера, первый выход блока управлени  подключен к управл ющим входам мультиплексоров, отличающийс  тем, что, с целью повышени  помехоустойчивости, в декодер введены первый и третий сумматоры по модулю два, блок вычислени  степеней сходства , блок дискретных декодеров, блок регистров и второй и третий блоки 0 дешифрации, информационные входы которых соответственно объединены и подключены к параллельным выходам сдвигового регистра надежности, второй и третий выходы блока управлени  соединены соответственно со входами разрешени  записи и входами сдвига первого - третьего блоков дешифрации, выходы первого и третьего блоков дешифрации подключены к первым входам одноименных сумматоров по модулю два, выход второго блока дешифрации соединен с первым входом второго сумматора по модулю два и вторым входом третьего сумматора по модулю два, третий вход которого объединен с вторыми входами первого и второго сумматоров по модулю два и первым информационным входом блока дискретных декодеров и подключен к выходу сдвигового регистра информации, выходы первого - третьего сумматоров по модулю два соединены соответственно с вторым - четвертым информационными входами блока дискретных декодеров, выходы которого подключены к информационным входам блока регистров и управл ющим входам блока вычислени  степеней сходства, информационные входы и выходы которого подключены

5

0

5

0

соответственно к последовательным вы- х|эдам сдвигового регистра надежностей и информационным входам блока выделени  максимума, четвертый - седьмой выходы блока управлени  соединены соответственно с тактовыми входами блока дискретных декодеров и блока регистров , входом обнулени  блока вы- ч ислени  степеней сходства и входом разрешени  записи блока выделени  Йаксимума, выходы которого и выходы блока регистров подключены соответственно к управл ющим и информационным входам коммутатора, выход которого  вл етс  выходом декодера.

2. Декодер поп.1, отличающийс  тем, что блок дешифрации содержит первую - (24-г)-ю груп- ры узлов сравнени  (, 5,8- чис- ho наименьших надежностей), дешифратор и регистр результата, первые входы первого - (24-i)-ro узлов сравнени  (,24-r) i-й группы объединены со вторыми входами k-ro узла сравне- ни  (, i-1) (i-k)-ft группы и  вл ютс  i-ми информационными входами блока, вторые входы (24-r+i)-ro - (24-i)-ro узлов сравнени  всех групп соответственно объединены и  вл ютс  (24-г+1)-ми двадцать четвертыми информационными входами блока, выходы всех узлов сравнени  всех групп подключены к соответствующим входам дешифратора , выходы которого соединены с установочными входами соответствующих разр дов регистра результата, вход разрешени  записи, вход сдвига и выход которого  вл ютс  одноименными входами и выходами блока.

3. Декодер поп.1, отличающийс  тем, что блок вычислени  степеней сходства содержит первый - четвертьй сумматоры-накопители и пер- выи - четвертьй ключевые элементы, информационные входы которых соответственно объединены и  вл ютс  соответствующими информационными входами блока, упр-авл ющие входы первого - чет- вертого ключевых элементов  вл ютс  соответствующими управл ющими входами блока, выходы ключевых элементов соединены с информационными входами одноименных сумматоров-накопителей, входы обнулени  которых объединены и  вл ютс  входами обнулени  блока, выходы первого - четвертого сумматоров-накопителей  вл ютс  соответственно первыми - четвертыми выходами блока.

4.Декодер поп.1, отличающийс  тем, что блок выделени  максимума содержит первый - шестой узлы сравнени , дешифратор и буферный регистр, первые входы первого - третьего узлов сравнени  соответственно объединены и  вл ютс  первыми информационными входами блока, вторые входы первого и первые входы четвертого и п того узлов сравнени  соответственно объединены и  вл ютс  вторыми информационными входами блока, вторые входы второго и четвертого и первые входы шестого узлов сравнени  соответственно объединены и  вл ютс  третьими информационными входами блока , вторые входы четвертого - шестого узлов сравнени  соответственно объединены и  вл ютс  четвертыми информационными входами блока, выходы пер вого - шестого узлов сравнени  соединены с соответствующими входами дешифратора , выходы которого подключены к установочным входам соответствующих разр дов буферного регистра, вход разрешени  записи и выходы которого  вл ютс  соответственно входом разрешени  записи и выходами блока.

5.Декодер поп.1, отличающийс  тем, что блок управлени  содержит делитель частоты на двадцать четыере, делитель частоты на двадцать три, делитель частоты на четыре, дешифратор , элемент ИЛИ-НЕ, элемент ИЛИ, первый - третий элементы ЗАПРЕТ и первый - шестой элементы И, входы обнулени  делителей частоты на двадцать четыре и на четыре объединены

и  вл ютс  входами обнулени  блока, счетные входы делителей частоты на двадцать четыре и на двадцать три объединены с запрещающим входом первого и разрешающим входом второго элементов ЗАПРЕТ и с первыми входами второго и шестого элементов И и  вл ютс  тактовым входом блока, выходы разр дов делител  частоты на двадцать четыре соединены с входами элементов ИЛИ-НЕ, выход которого подключен к входу обнулени  делител  частоты на двадцать три и разрешающему входу первого элемента ЗАПРЕТ, выход которого подключен к первым входам первого и п того элементов И, выход делител 

частоты на двадцать три соединен с вторым входом шестого элемента И и запрещающим входом второго элемента ЗАПРЕТ, выход которого подключен к разрешающему входу третьего элемента ЗАПРЕТ и первым входам третьего и четвертого элементов И, выходы которых соединены с входами элемента ИЛИ, выход переполнени  делител  частоты на двадцать четыре подключен к счетному входу делител  частоты на четыре , выходы которого соединены с входами Дешифратора, первый выход которого подключен к запрещающему входу

24.1 24.2 о-

21

третьего элемента ЗАПРЕТ и  вл етс  первым выходом блока, второй выход дешифратора соединен со вторыми входами первого - третьего элементов И, третий выход дешифратора подключен к второму входу п того элемента И, четвертый выход дешифратора соединен с вторым входом четвертого и третьим входом шестого элементов И, выходы первого, второго элементов И, третьего элемента ЗАПРЕТ, элемента ИЛИ, п того и шестого элементов И  вл ютс  соответственно вторым - седьмым выходами блока.

14 2«1

24

18

Фиг.З

t LU-J-J