SU1120485A1 - Дешифратор интервально-временных сигналов - Google Patents

Abstract

1. ДЕ1ПИФРАТОР ИНТЕРВАЛЬНбВРЁМЕННЫХ СИГНАЛОВ, содержащий линию задержки, вход которой соединен с входом дешифратора, и блок обработки, вход которого соединен с выходом линии задержки, а выходы подключены к выходам дешифратора, отличающийс   тем, что, с целью расширени  функциональных возможностей, в него введены блок синхронизации, посто нное запоминающее устройство и шины настройки, причем тактовьй выход блока синхронизации соединен с тактовыми входами блока обработки и линии задержки, выход управлени  блока синхронизации соединен с входами управлени  посто нного запоминающего устройства и блока обработки , выход адресов блока синхронизации подкл101ен к адресному входу посто нного запоминающего устройства и адресному входу блока обработки , шины настройки соединены с входам установки порога блока обработки, а вьтходы посто нного запоминающего устройства - с входаьш кодов интервалов блока обработки . 2. Дешифратор по п.1, о т л ичающийс  тем, что блок обработки содержит п -групп, каж-да  из которых состоит из соединенных последовательно сумматора модификации адреса, оперативного запоминающего устройства и сумматора, а также счетчик адресов, выход которого соединен с первыми входами всех сумматоров модификации адреса , вторые входы которых подключены к соответствуюшзнм входам кодов интервалов блока обработки, входы установки порога которого соединены с вторыми входами соответствующих сумматоров, третьи входы которых подключены к входу блока обработки , а .первые выходы - к соответствующим выходам блока обработки,при этом второй выход сумматора i-й группы, кроме последней, соединен с вторым входом оперативного запоминающего устройства

Description

1

Изобретение относитс  к импульсной , технике и может быть использовано при декодировании интервальновременных кодов в системах передачи данных.

Известен дешифратор интервальновременных сигналов,состо щий из линии задержки, тактового генератора и блока обработки, входы которого подключены к выходам линии задержки , а выход соединен с выходом устройства 1 .

Недостатком дешифратора  вл ютс  ограниченные функциональные возможности .

Наиболее близким к изобретению по технической сущности  вл етс  дешифратор интервально-временных сигналов, содержащий линию задержки и блоки обработки, входы которых соединены с соответствующими выходами линии задержки, а выходы подключены к выходам дешифратора, вход линии задержки подключен к входу дешифратора Г2.

Недостатком известного дешифратора  вл ютс  ограниченные функциональные возможности, обусловленные отсутствием возможности перенастроки устройству на другой ансамбль сигналов.

Цель изобретени  - расширение функциональных возможностей.

Цель достигаетс  тем, что в дешифратор интервально-временных сигналов , содержащий линию задержки, вход которой соединен с входом деширатора и блок обработки, вход которого соединен с выходом линии задержки , а выходы подключены к выходам дешифратора, введены блок синхронизации , посто нное запоминающее устройство и шины настройки, причем тактовый выход блока синхронизации соединен с тактовыми входами блока обработки и линии задержки выход управлени  блока синхронизаци соединен с входами управлени  посто нного запоминающего устройства и блока обработки, выход адресов

блока синхронизации подключен к адресному входу посто нного запоминающего устройства и адресному входу блока обработки, шины настройки соединены с входами установки порога блока обработки, а выходы посто нного запоминающего устройства - с входами кодов интерналов блока обработки.

04852

Кроме того, блок обработки содержит и групп, кажда  из которых состоит из последовательно соединенных сумматора модификации адреса, 5 оперативного запоминающего устройства и сумматора, а также счетчик адресов, выход которого соединен с первыми входами всех сумматоров модификации адреса, вторые входы

0 которых подключены к соответствующим входам кодов интервалов блока обработки, входы установки порога которого соединены с вторыми входами соответствующих сумматоров,

5 третьи входы которых подключены к входу блока обработки, а первые выходы - к соответствующим выходам блока обработки, при этом второй выход сумматора i-ой груп0 пь1, кроме последней, соединен с вторым входом оперативного запоминающего устройства (1+1)-й группы , кроме первой, второй вход оперативного запоминающего устрой5 ства которой соединен с входом

блока обработки, кроме того,третьи входы всех оперативных запоминающих устройств соединены с входом упрайлени  блока обработки, а чет0 вертые входы - с адресным входом блока обработки, тактовый вход которого подключен к входу счетчика адресов.

На чертеже приведена функциональна  схема предлагаемого дешифратора .

Дешифратор интервально-временного сигнала состоит из цифровой линии 1 задержки, блока 2 синхрониQ зации, посто нного запоминающего устройства (ПЗУ) 3,входа 4 видеоимпульсов , шин 5.1-5.и настройки, п выходов 6.1-6.f блока 7 обработки , причем блок 7 обработки сос тоит из п групп, кажда  из которых содержит сумматор 8.1-8.п сумматор 9.1-9.П модификации адреса ,оперативное запоминающее устройство (ОЗУ) 10,1-tO.h, а также счетчик 11 адресов.

Вход линии 1 задержки соединен с входом дешифратора, а выход - с вхёдом блока 7 обработки, выходы которого подключены к выходам дешифратора , тактовый вход блока 2 синхронизации соединен с тактовыми входами блока 7 и линии 1 задержки, выход управлени  блока 2 соединен с входами упразленил ПЗУ 3 и блока 7 3 обработки, выход адресов блока 2 подключен к адресному входу ПЗУ 3 и адресному входу блока 7, шины 5.1-5.П настройки соединены с входами установки порога блока 7,а выходы ПЗУ 3-е входами кодов интервалов блока 7, i-й сумматор 9 мо дификации адреса последовательно соединен с i-ым ОЗУ 10 и i-ым сумматором 8, выход счетчика 11 адр сов соединен с первыми входами сумм торов 9 модификации адреса, вторые входы которых подключены соответственно к входам кодов интервалов бло ка 7, входы установки порога которо го соединены с вторыми входами соот ветствукицих сумматоров 8, третьи входы которых подключены к входу блока 7, а первые выходы - к соответствующим выходам блока 7, второй выход i-го сумматора 8, кроме последнего, соединен с вФорым входо ОЗУ 10.1-10. Г|, кроме первого,второй выход которого соединен с входом блока 7, третьи входы всех ОЗУ 10 соединены соответственно с входами управлени  блока 7, тактовый вход которого подключен к входу счетчика 11 адресов. ... Расширение функциональных возмож ностей дешифратора заключаетс  в том, что настройка дешифратора на новый ансамбль интервально-временны сигналов достигаетс  установкой нового порога дешифратора по шинам настройки, смене посто нного запоминающего устройства, и не мен ет структуру блока обработки и его св зи. Сокращение числа отводов от линии задержки достигаетс  тем, что данна  структура дешифратора ориентирована на то, что дешифраци  сигнала в блоке обработки производитс  последующиму алгоритму ,. В каждый момент времени t вычисл етс  ожидаема  веро тность по влени  видеоиьшульса номер 4+1 в момент времени t + f,- по рекурентной формуле . p ;;up%u(M2.:.e-i),(p%o) где Р| - ожидаема  веро тность по влени  видеоимпульса номер i в момент времени t; 5 , 0, если видеоимпульса в момент времени t нет; 1/Р если видеоимпульс в момент времени t присутствует- , ожидаема  веро тность по влени  импульса номер i+1 в момент времени t f- - кодовьй интервал ме иУ i и i +1 импульсами сигналаi . 2 - число импульсов в сигнале . Если Р„ + ,гдеk - порог дешифратора, то Считаетс , что в момент времени t отдекодировалс  йнтервально-временной сигнал. Производитс  отсчет времени. Дешифратор оперирует не дробным значени ми веро тностей ас целыми числами математических ожиданий , , , ( 2 в зависимости от числа импульсов в сигнале в на шины 5 настройки номер п-С устанавливаетс  порог дешифрации в дополнительном коде k 2 - k, где г - разр дность сумматоров 8, на все предыдущие шины 5 устанавливаютс  нули , признак дешифрации сигнала снимаетс  с соответствующего выхода 6. Дешифратор работает следующим образом. В начальный момент все ОЗУ 10 обнулены, а счетчик 11 адресов находитс  в произвольном состо нии. Блок 2 синхронизации вьиает с выхода управлени  нулем сигнал считьгеани , которьй поступает на управл ющий вход ПЗУ 3 кодов интервалов, выходы ПЗУ 3 закрываютс  и на первые входы всех сумматоров 9 модификации адреса поступают нули. Таким образом, в младшие разр ды первых (адресных) входов ОЗУ 10 транслируетс  текущий адрес t с выходов счетчика 11. С адресных выходов блок 2 синхронизации вьщает номер сигнала в ансамбле, которьй поступает на четвертые входы старшие разр ды адресов) ОЗУ 10, тем самым обеспечиваетс  запись информащи о видеоимпульсах сигналов в непересекакициес  области ОЗУ 10.На третий вход (управление считыванием/записью ) ОЗУ 10 также портупает нулем сигнал считывани  с блока 2 синхронизации, таким образом с выходов ОЗУ 10 по текущему адресу t считьшаетс  значение матиматического ожидани  т,которое устанавливаете на первых входах сумматоров 8o1-8.fi На Третьи входы (переносов) сумматоров 8 пЬдаетс  с выхода линии 1 задержки признак наличи  видеоимпульса и. : : если нет видеоимпульса; если есть видеоимйульс, Вторые входы сзт маторов 8.1-8.f соединены с шинами 5 установки порога дешифрации. Так как на все шины 5 с номерами л Ф Ч -1 подаетс  О , то на первых выходах сумматоров 8 с номерами i С -1 устанавливаетс  значение математического ожидани  ( и а на сумматоре 8 с номерами i - 1 ,сумма Se-r- e-HuSz -K . Таким образом, если м г больше порога k, то на первом выход ( переноса) сумматора 8 с номером 8по витс  перенос и на шине 5 номер U-1 установитс  признак дешифрации кодирующей последовательности. .Следующим тактом блок 2 синхрони зации вьдает на управл ющий выход с нал записи уровнем единицы. Сигнал записи nocTjmaeT на управл ющий вход ПЗУ 3 и открывает выходы, коды характеризующие интервалов сигнал, параллельно поступают иа вторые входы сумматоров 9 модификации адреса и на их выходах образует- до с  совокупность новых адресов Т t + Т - . По этим адресам сигналом записи происходит запись математического ожидани  в ОЗУ 10 номер i+1 с первых выходов сумматора 8 номер i . Второй вход (данных) первого ОЗУ , 10 соединен непосредственно с выходом линии 1 задержки, так как согласно выражени м (1) и (2) -t+f- t ,,t /I tn . После записи информации в ОЗУ цикл дешифрации одного сигнала заканчиваетс . Следующим тактом блок 2 синхронизации на выходах адресов устанавливает номер следующего сигнала. Номер сигнала поступает на адресный вход ПЗУ 3, тем самым выбираетс  набор кодов интервалов, характеризующий этот сигнал. Номер сигнала также поступает на старшие разр ды адресных входов ОЗУ 10, тем самым переключа  рабочую область ОЗУ. Затем .циклы считьтани  и записи повтор ютс  до тех пор, пока не исчерпываетс  весь ансамбль. После этого блок 2 синхронизации вьиает на тактовьй выход синхроимпульс и производитс  отсчёт времени счетчиком 11 адресов. Введение ПЗУ, блока обработки указанной структуры, позвол ющей пр,оизБодить перенастройку дешифратора на другой ансамбль сигналов простой сменой ПЗУ, дает возможность путем последовательной обработки декодировать ансамбль интервально-временных сигналов с помощью одного блока обработки.

Claims (2)

1. ДЕШИФРАТОР ИНТЕРВАЛЬНОВРЕМЕННЫХ СИГНАЛОВ, содержащий линию задержки, вход которой соединен с входом дешифратора, и блок обработки, вход которого соединен с выходом линии задержки, а выходы подключены к выходам дешифратора, отличаю щ и й с я тем, что, с целью расширения функциональных возможностей, в него введены блок синхронизации, постоянное запоминающее устройство и шины настройки, причем тактовый выход блока синхронизации соединен с тактовыми входами блока обработки и линии задержки, выход управления блока синхронизации соединен с входами управления постоянного запоминающего устройства и блока обработки, выход адресов блока синхронизации подключен к адресному входу постоянного запоминающего устройства и адресному входу блока обработки, шины настройки соединены с входами установки порога блока обработки, а выходы постоянного запоминающего устройства - с входами кодов интервалов блока обработки.

2. Дешифратор по п.1, о т л ичающийся тем, что блок обработки содержит и -групп, каждая из которых состоит из соединенных последовательно сумматора модификации адреса, оперативного запоминающего устройства и сумматора, а также счетчик адресов, выход которого соединен с первыми входами всех сумматоров модификации адреса, вторые входы которых подключены к соответствующим входам кодов в интервалов блока обработки, входы установки порога которого соединены с вторыми входами соответствующих сумматоров, третьи входы которых подключены к входу блока обработки, а первые выходы - к соответствующим выходам блока обработки,при этом второй выход сумматора i-й группы, кроме последней, соединен с вторым входом оперативного запоминающего устройства (i+1)-й группы, кроме первой, второй вход оперативного запоминающего устройства которой соединен с входом блока обработки, кроме того, третьи входы всех оперативных запоминающих устройств соединены с входом управления блока обработки, а четвертые входы - с адресным входом блока обработки, тактовый вход которого подключен к входу счетчика адресов.

SLL··» И 20485

1 1120485 1