JPH02122743A - フレームアライナ監視方式 - Google Patents
フレームアライナ監視方式Info
- Publication number
- JPH02122743A JPH02122743A JP63276418A JP27641888A JPH02122743A JP H02122743 A JPH02122743 A JP H02122743A JP 63276418 A JP63276418 A JP 63276418A JP 27641888 A JP27641888 A JP 27641888A JP H02122743 A JPH02122743 A JP H02122743A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frame
- bit
- elastic memory
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフレームアライナ監視方式に関し、特にフレー
ム位相変換用のエラスティックメモリにおける符号誤り
発生の有無をチエツクするフレームアライナ監視方式に
関する。
ム位相変換用のエラスティックメモリにおける符号誤り
発生の有無をチエツクするフレームアライナ監視方式に
関する。
従来のこの種のフレームアライナ監視方式としては、エ
ラスティックメモリへ書き込む信号にパリティビットを
付加して、読み出した信号のパリティチエツクを行う方
式が代表的である。
ラスティックメモリへ書き込む信号にパリティビットを
付加して、読み出した信号のパリティチエツクを行う方
式が代表的である。
上述した従来のフレームアライナ監視方式は、パイティ
ビット発生用及びパリティ検査用などの余分な回路を必
要とするので回路が大形化する上に、フレーム中に余剰
ビットを含まない場合には適用できないという欠点があ
る。
ビット発生用及びパリティ検査用などの余分な回路を必
要とするので回路が大形化する上に、フレーム中に余剰
ビットを含まない場合には適用できないという欠点があ
る。
本発明の方式は、受信したディジタル信号の各ビットを
相異なる２つのメモリセルに書き込んで２度書きし、書
き込み内容を順次読み出して、前記ディジタル信号のフ
レーム位相を変換するエラスティックメモリと、該エラ
スティックメモリから読み出した信号中の前記２度書き
したビット同士を比較して不一致の有無を検出するコン
パレー夕とを備えている。
相異なる２つのメモリセルに書き込んで２度書きし、書
き込み内容を順次読み出して、前記ディジタル信号のフ
レーム位相を変換するエラスティックメモリと、該エラ
スティックメモリから読み出した信号中の前記２度書き
したビット同士を比較して不一致の有無を検出するコン
パレー夕とを備えている。
本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。入力信
号は、フレーム構成されたディジタル信号であり、フレ
ーム同期回路１とエラスティックメモリ２との入力され
る。フレーム同期回路１は、入力信号中のフレームパタ
ーンを検出してフレーム同期を確立し、エラスティック
メモリ２の書き込みタイミングを制御する。エラスチッ
クメモリ２への入力信号の書き込みクロックの速度は、
入力信号のビット速度の２倍に設定してあり、エラスチ
ックメモリ２には入力信号の各ビットを２回ずつ続けて
書き込む。エラスティックメモリ２からの信号読み出し
も入力信号のビット速度の２倍の速度で行ない、読み出
した出力信号と、これをシフトレジスタ３で１ビツトだ
けシフトした信号とを、コンパレータ４で比較させる。
号は、フレーム構成されたディジタル信号であり、フレ
ーム同期回路１とエラスティックメモリ２との入力され
る。フレーム同期回路１は、入力信号中のフレームパタ
ーンを検出してフレーム同期を確立し、エラスティック
メモリ２の書き込みタイミングを制御する。エラスチッ
クメモリ２への入力信号の書き込みクロックの速度は、
入力信号のビット速度の２倍に設定してあり、エラスチ
ックメモリ２には入力信号の各ビットを２回ずつ続けて
書き込む。エラスティックメモリ２からの信号読み出し
も入力信号のビット速度の２倍の速度で行ない、読み出
した出力信号と、これをシフトレジスタ３で１ビツトだ
けシフトした信号とを、コンパレータ４で比較させる。
エラステイクメモリ２で符号誤りを生じなければ、コン
パレータ４へ与えられる両信号は一致するはずであり、
コンパレータ４でこの両信号の一致が得られるか否かを
検出し、検出結果を監視信号として出力する。
パレータ４へ与えられる両信号は一致するはずであり、
コンパレータ４でこの両信号の一致が得られるか否かを
検出し、検出結果を監視信号として出力する。
なおエラスティックメモリ２での信号の書き込み及び読
み出しは、本実施例のごとく倍速で行なう代りに、入力
信号と同じ速度で２ビット並列形式で行なっても良く、
この場合にはシフトレジスタ３は不要であり、読み出し
た２ビット並列データを直接コンパレータ４に与えて、
両ビットの一致が得られるか否かを検出させれば良い。
み出しは、本実施例のごとく倍速で行なう代りに、入力
信号と同じ速度で２ビット並列形式で行なっても良く、
この場合にはシフトレジスタ３は不要であり、読み出し
た２ビット並列データを直接コンパレータ４に与えて、
両ビットの一致が得られるか否かを検出させれば良い。
以上説明したように本発明は、入力ディジタル信号の各
ビットをエラスティックメモリに２回ずつ書き込んで読
み出し時に２度書きしたビット同士を比較することによ
り、回路を余り大形化せずにメモリ内の全使用セルにつ
いて符号誤りの有無を監視でき、更にフレーム中に余剰
ビットを含まないディジタル信号にも適用できる。
ビットをエラスティックメモリに２回ずつ書き込んで読
み出し時に２度書きしたビット同士を比較することによ
り、回路を余り大形化せずにメモリ内の全使用セルにつ
いて符号誤りの有無を監視でき、更にフレーム中に余剰
ビットを含まないディジタル信号にも適用できる。
第１図は本発明の実施例のブロック図である。
１・・・フレーム同期回路、２・・・エラスティックメ
モリ、３・・・シフトレジスタ、４・・・コンパレータ
。
モリ、３・・・シフトレジスタ、４・・・コンパレータ
。
Claims (1)
- 受信したディジタル信号の各ビットを相異なる２つのメ
モリセルに書き込んで２度書きし、書き込み内容を順次
読み出して、前記ディジタル信号のフレーム位相を変換
するエラスティックメモリと、該エラスティックメモリ
から読み出した信号中の前記２度書きしたビット同士を
比較して不一致の有無を検出するコンパレータとを備え
ていることを特徴とするフレームアライナ監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276418A JPH02122743A (ja) | 1988-10-31 | 1988-10-31 | フレームアライナ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276418A JPH02122743A (ja) | 1988-10-31 | 1988-10-31 | フレームアライナ監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122743A true JPH02122743A (ja) | 1990-05-10 |
Family
ID=17569133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276418A Pending JPH02122743A (ja) | 1988-10-31 | 1988-10-31 | フレームアライナ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122743A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107499A (ja) * | 1982-12-10 | 1984-06-21 | Toshiba Corp | 多重化メモリ回路 |
| JPS62176342A (ja) * | 1986-01-30 | 1987-08-03 | Nec Corp | 監視回路 |
| JPS63231551A (ja) * | 1987-03-20 | 1988-09-27 | Hitachi Ltd | 障害回復処理方式 |
-
1988
- 1988-10-31 JP JP63276418A patent/JPH02122743A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107499A (ja) * | 1982-12-10 | 1984-06-21 | Toshiba Corp | 多重化メモリ回路 |
| JPS62176342A (ja) * | 1986-01-30 | 1987-08-03 | Nec Corp | 監視回路 |
| JPS63231551A (ja) * | 1987-03-20 | 1988-09-27 | Hitachi Ltd | 障害回復処理方式 |
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