JP2591304B2 - メモリ監視回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ監視回路に係り、とくにメモリ回路の
誤動作をチェックするメモリ監視回路に関する。

〔従来の技術〕

第５図に従来例を示す。この第５図の従来例は３本の
パラレル入力信号a,b,cを入力とする第１のパリティ演
算回路30と、第１のパリティ演算回路30の出力信号であ
る入力パリティ信号ｄと３本のパラレル入力信号a,b,c
と書き込みクロック信号ｋを入力とし、３本のパラレル
出力信号g,h,iと出力パリティ信号ｍを出力とするメモ
リ回路50と、３本のパラレル出力信号g,h,iを入力とす
る第２のパリティ演算回路40と、出力パリティ信号ｍと
第２のパリティ演算回路40の出力であるパリティ演算結
果ｊを入力とするパリティエラー検出回路60とを有して
いる。

〔発明が解決しようとする課題〕

しかしながら、上記従来例においては、パラレル入力
信号のパリティ演算を第１のパリティ演算回路で行い、
この演算結果パラレル入力信号と同様にメモリ回路を通
過させ、メモリ回路の出力側では出力されたパラレル出
力信号のパリティ演算を第２のパリティ演算回路で行
い、その結果をメモリ回路を通過した出力パリティ信号
とパリティエラー検出回路で比較し、メモリ回路の誤動
作チェックを行っているために、メモリ回路の書き込み
側の回路が故障により停止したとき、パラレル出力信号
は以前に書き込まれたデータが繰り返し読み出されるこ
とにより、パリティエラー検出回路では誤動作をチェッ
クできないという不都合があった。

〔発明の目的〕

本発明の目的は、かかる従来例の有する不都合を改善
し、とくにメモリ回路の書き込み側の回路が故障により
停止したときでも誤動作をチェックできるメモリ監視回
路を提供することにある。

〔課題を解決するための手段〕

そこで、本発明では、複数のパラレル入力信号のパリ
ティ演算をするための第１のパリティ演算回路と、書き
込みクロック信号に同期して第１のパリティ演算回路か
らの演算結果を遅延させ入力パリティ信号として出力す
るための第１の遅延回路と、書き込みクロック信号に同
期して入力パリティ信号と複数のパラレル入力信号とを
入力するとともに読み出しクロック信号に同期して複数
のパラレル出力信号と出力パリティ信号とを出力するた
めのメモリ回路と、メモリ回路からの複数のパラレル出
力信号のパリティ演算をするための第２のパリティ演算
回路と、読み出しクロック信号に同期して第２のパリテ
ィ演算回路からの演算結果を遅延させるための第２の遅
延回路と、第２の遅延回路の出力信号とメモリ回路から
の出力パリティ信号とを比較してパリティエラーを検出
するためのパリティエラー検出回路とからなるという構
成を採っている。これによって前述した目的を達成しよ
うとするものである。

〔作用〕

（Ａ）メモリ回路に入力される複数のパラレル入力信号
のパリティが第１のパリティ演算回路で求められる。

（Ｂ）第１のパリティ演算回路で求められた演算結果が
第１の遅延回路にて書き込みクロック信号の２クロック
分遅延される。そして、この信号は入力パリティ信号と
してメモリ回路に書き込まれる。

（Ｃ）読み出しクロック信号に同期してメモリ回路から
それぞれ出力される複数のパラレル出力信号のパリティ
が第２のパリティ演算回路で求められる。

（Ｄ）第２のパリティ演算回路で求められた演算結果が
第２の遅延回路にて読み出しクロック信号の２クロック
分遅延される。

（Ｅ）パリティエラー検出回路ではメモリ回路からの出
力パリティ信号と第２の遅延回路からの信号との排他論
理和が出力される。ここで、メモリ回路の書き込み側の
回路が正常であれば、メモリ回路からの出力パリティ信
号と第の遅延回路からの信号とは同じなので、パリティ
エラー検出回路から論理Ｌレベルの信号が出力される。

一方、メモリ回路の書き込み側の回路が故障により停
止した時は、メモリ回路からの複数のパラレル出力信号
は以前に書き込まれたデータが繰り返し読み出されるこ
とになる。そして、第１の遅延回路でパリティ演算結果
を２ビット遅延させているので、書き込み側の回路が停
止すると第１のパリティ演算回路でパリティ演算した結
果はメモリ回路に書き込まれず、読み出す出力パリティ
信号はそれ以前にかかれた別のパラレルデータのパリテ
ィ演算結果となる。従って、パリティエラー検出回路か
らは論理Ｈレベルの信号が出力される。

〔発明の実施例〕

以下、本発明の一実施例を第１図ないし第４図に基づ
いて説明する。

第１図の実施例は３本のパラレル入力信号a,b,cのパ
リティ演算をするための第１のパリティ演算回路30と、
書き込みクロック信号ｆに同期して第１のパリティ演算
回路30からの演算結果ｄを遅延させ入力パリティ信号ｅ
として出力するための第１の遅延回路10と、書き込みク
ロック信号ｆに同期して入力パリティ信号ｅと３本のパ
ラレル入力信号a,b,cとを入力するとともに読み出しク
ロック信号ｋに同期して３本のパラレル出力信号g,h,i
と出力パリティ信号ｍとを出力するためのメモリ回路50
と、メモリ回路50からの３本のパラレル出力信号g,h,i
のパリティ演算をするための第２のパリティ演算回路40
と、読み出しクロック信号に同期して第２のパリティ演
算回路40からの演算結果を遅延させるための第２の遅延
回路20と、第２の遅延回路20の出力信号ｌとメモリ回路
50からの出力パリティ信号ｍとを比較してパリティエラ
ーを検出するためのパリティエラー検出回路60とからな
るという構成を採っている。

第１のパリティ演算回路30は第２図に示されるように
入力信号ａとｂの排他論理和をとるための第１の排他論
理和ゲート31と、入力信号ｃと第１の排他論理和ゲート
31からの出力との排他論理和をとるための第２の排他論
理和ゲート32とから構成されている。

第１の遅延回路10は第２図に示されるように第２の排
他論理和ゲート32からの信号を書き込みクロック信号ｆ
の１クロック分だけ遅延させるための第１のフリップフ
ロップ回路11と、第１のフリップフロップ回路11からの
信号を書き込みクロック信号ｆの１クロック分だけ遅延
させるための第２のフリップフロップ回路12とから構成
されている。

第２のパリティ演算回路40は第４図に示されるように
メモリ回路50からの出力信号ｇとｈの排他論理和をとる
ための第３の排他論理和ゲート41と、メモリ回路50から
の出力信号ｉと第３の排他論理和ゲート41からの出力と
の排他論理和をとるための第４の排他論理和ゲート42と
からなる。

第２の遅延回路20は第４図に示されるように第４の排
他論理和ゲート42からの信号を読み出しクロック信号ｋ
の１クロック分だけ遅延させるための第３のフリップフ
ロップ回路21と、第３のフリップフロップ回路21からの
信号を読み出しクロック信号ｋの１クロック分だけ遅延
させるための第４のフロップフロップ回路22とから構成
されている。

メモリ回路50は、第３図に示されるように書き込みク
ロック信号ｆを取り込むための入力端子WCKと、書き込
みクロック信号ｆのタイミングで入力信号a,b,cを書き
込むための入力端子W1,W2,W3と、入力パリティ信号ｅを
書き込むための入力端子WPと、読み出しクロック信号ｋ
を取り込むための入力端子RCKと、読み出しクロック信
号ｋのタイミングで記憶データg,h,iを出力するための
出力端子R1,R2,R3と、記憶されている出力パリティ信号
ｍを出力するための出力端子RPを有している。

パリティエラー検出回路60には排他論理和ゲート回路
が用いられている。

次に、本実施例の動作について説明する。

（Ａ）メモリ回路50の入力端子W1,W2,W3にそれぞれ入力
される３本のパラレル入力信号a,b,cのうち、信号ａと
ｂの排他論理和が第１の排他論理和ゲート31で求められ
る。

（Ｂ）信号ｃと第１の排他論理和ゲート31からの信号の
排他論理和が第２の排他論理和ゲート32で求められる。

（Ｃ）第１のフリップフロップ回路11で第２の排他論理
和ゲート32からの信号を書き込みクロック信号ｆの１ク
ロック分だけ遅延させる。

（Ｄ）第２のフリップフロップ回路12で第１のフリップ
フロップ回路11からの信号を書き込みクロック信号ｆの
１クロック分だけさらに遅延させる。

そして、この信号は入力パリティ信号ｅとしてメモリ
回路50のWP端子に書き込まれる。

（Ｅ）読み出しクロック信号ｋに同期してメモリ回路50
の出力端子R1,R2,R3からそれぞれ出力される３本のパラ
レル出力信号g,h,iのうち、信号ｇとｈの排他論理和が
第３の排他論理和ゲート41で求められる。

（Ｆ）信号ｉと第３の排他論理和ゲート41からの信号の
排他論理和が第４の排他論理和ゲート42で求められる。

（Ｇ）第３のフリップフロップ回路21で第４の排他論理
和ゲート42からの信号を読み出しクロック信号ｋの１ク
ロック分だけ遅延させる。

（Ｈ）第４のフリップフロップ回路22で第３のフリップ
フロップ回路21からの信号を読み出しクロック信号ｋの
１クロック分だけさらに遅延させる。

（Ｉ）パリティエラー検出回路60ではメモリ回路50から
のパリティ出力信号ｍと第４のフリップフロップ回路22
からの信号ｌとの排他論理和が出力される。

ここで、メモリ回路の書き込み側の回路が正常であれ
ば、メモリ回路50の端子RPからの出力パリティ信号ｍと
第４のフリップフロップ回路22からの信号ｌとは同じな
ので、パリティエラー検出回路60から論理Ｌレベルの信
号が出力される。

一方、メモリ回路の書き込み側の回路が故障により停
止した時は、メモリ回路50からのパラレル出力信号g,h,
iは以前に書き込まれたデータが繰り返し読み出される
ことになる。つまり、３ビットのメモリであれば、書き
込み側の回路が停止する直前に書き込まれたデータ信号
とパリティ信号とが３ビットの繰り返しで出力される。
また、第１の遅延回路10でパリティ演算結果を２ビット
遅延させているので、読み出されているパラレル出力信
号g,h,iのパリティ演算の結果を２ビット遅延させたも
のと出力パリティ信号ｍとを比較すると、書き込み側の
回路が停止した位置で矛盾が生じることになる。つま
り、その位置では第１のパリティ演算回路30でパリティ
演算した結果はメモリに書き込まれないため、読み出す
出力パリティ信号ｍは以前にかかれた別のパラレルデー
タのパリティ演算結果となる。従ってメモリ回路50から
の出力パリティ信号ｍと第４のフリップフロップ回路22
からの信号ｌとは異なり、パリティエラー検出回路60か
ら論理Ｈレベルの信号が出力される。これにより書き込
み側の回路が停止するとパリティエラーとして検出でき
る。

本実施例ではパラレル信号として３本の場合について
述べているが、これに限定されるものではない。

〔発明の効果〕

以上のように本発明によると、メモリ回路への入力信
号のパリティ演算値を遅延させるための第１の遅延回路
と、メモリ回路からの出力信号のパリティ演算値を遅延
させるための第２の遅延回路とを有し、それぞれのパリ
ティ値をパリティエラー検出回路で比較するという構成
を採っているためにメモリ回路への書き込みエラーを検
出することができる。これがため、メモリ回路の書き込
み側の回路が停止した時も即座に誤動作のチェックがで
きるという従来にない優れたメモリ監視回路を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図の第１のパリティ演算回路と第１の遅延回路の詳細構
成図、第３図は第１図のメモリ回路の詳細図、第４図は
第１図の第２のパリティ演算回路と第２の遅延回路の詳
細構成図、第５図は従来例を示す概略構成図である。 10……第１の遅延回路、20……第２の遅延回路、30……
第１のパリティ演算回路、40……第２のパリティ演算回
路、50……メモリ回路、60……パリティエラー検出回
路。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数のパラレル入力信号のパリティ演算を
   するための第１のパリティ演算回路と、書き込みクロッ
   ク信号に同期して第１のパリティ演算回路からの演算結
   果を遅延させ入力パリティ信号として出力するための第
   １の遅延回路と、書き込みクロック信号に同期して入力
   パリティ信号と複数のパラレル入力信号とを入力すると
   ともに読み出しクロック信号に同期して複数のパラレル
   出力信号と出力パリティ信号とを出力するためのメモリ
   回路と、メモリ回路からの複数のパラレル出力信号のパ
   リティ演算をするための第２のパリティ演算回路と、読
   み出しクロック信号に同期して第２のパリティ演算回路
   からの演算結果を遅延させるための第２の遅延回路と、
   第２の遅延回路の出力信号とメモリ回路からの出力パリ
   ティ信号とを比較してパリティエラーを検出するための
   パリティエラー検出回路とから構成されていることを特
   徴とするメモリ監視回路。
2. 【請求項２】前記複数のパラレル入力信号を三つのパラ
   レル入力信号とするとともに、前記第１のパリティ演算
   回路が、第１及び第２の二つのパラレル入力信号を入力
   する第１の排他論理和ゲート回路と、この第１の排他論
   理和ゲート回路の出力及び前記第３のパラレル入力信号
   を入力し所定のパリティ演算結果を出力する第２の排他
   論理和ゲート回路とにより構成されていることを特徴と
   した請求項１記載のメモリ監視回路。
3. 【請求項３】前記第１の遅延回路を、２段のフリップフ
   ロップ回路により構成したことを特徴とする請求項１記
   載のメモリ監視回路。