JPH01302420A - 非同期ダブルバッファの書き込み保護方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 非同期のダブルバッファ回路のデータの書込みに関し、 前記の両バッファ回路にデータの書込みの確定時間を保
障し、不確定の状態のデータを出力することを防止する
ことを目的とし、 入力するデータをライト信号Ａにより制御されて記憶す
る第１のバッファレジスタと、前記第１のバッファレジ
スタ１が記憶したデータをライト信号Ｂにより記憶して
出力する第２のバッファレジスタを直列に接続したもの
において、前記第１のバッファレジスタに書き込まれる
データ量を監視して発生したＥＭＰＴＹ信号を入力し、
前記ＥＭＰＴＹ信号の立ち下がりを一定の時間の期間を
遅延させた信号を出力する伸長回路と、前記伸長回路の
出力と前記ライト信号Ｂを入力し、ライト信号Ａとライ
ト信号Ｂが近接したときに前記第２のバッファレジスタ
へのデータの書き込みを停止させる第２のＡＮＤとを設
け、前記第１のバッファレジスタに書き込まれたデータ
の確定時間を保障して前記第２のバッファレジスタが確
定したデータのみを記憶し出力するように構成する。

〔産業上の利用分野〕

本発明は、非同期のダブルバッファ回路におけるデータ
の書込みに関する。

ダブルバッファ回路を用いてデータの書込みを行う方法
は、出力データとその出力データをバッファ回路に入力
する装置、例えば中央処理装置が非同期のときに多く用
いられる。このとき中央処理装置は、並列データ（以下
パラレルデータと称す）をバッファに書き込み、バッフ
ァはパラレルデータから直列データ（以下シリアルデー
タと称す）に変換し、シリアルデータを出力する。

このとき、中央処理装置がシリアルデータに同期してい
ない為、１組のシリアルデータ出力の中に、新しいパラ
レルデータをバッファに書き込む事があり、誤データと
なってしまう。

このためダブルバッフプにし、１段目のバッファにまず
中央処理装置がデータを書き込み、一定周期で２段目の
バッファにデータを移動する。２段目のバッファは、パ
ラレルデータからシリアルデータに変換して出力する。

つまり、シリアルデータの出力時間が、１段目のバッフ
ァから２段目のバッファにデータを移動する周期になる
。

中央処理装置に、２段目のバッファがシリアルデータを
書き込む前に、１段目のバッファにデータを書き込めば
よいようにして、時間的に充分な余裕を持たせ、かつ非
同期での動作が可能であるようにする。

〔従来の技術〕

第５図は従来の一実施例の構成を示す図であり、第６図
は、第５図の従来の一実施例でのタイムチャートを示す
図、また第７図は、第５図の従来の一実施例での書込み
シーケンス図である。

第６図（Ａ）に示すパラレルデータＡは並列構成からな
るデータであり、１．２、・・の順に第１のバッファレ
ジスタｌに入力する。また同図（Ｂ）に示すライト信号
Ａは、前記パラレルデータＡを第１のバッファレジスタ
１に書き込み、ラッチさせるタイミングを決定する信号
であり、パラレルデータＡと同様に、Ａ１、Ａ２、・・
の順に同様に第１のバッファレジスタ１に入力する。な
お両信号は、ともに中央処理装置から送られる信号であ
り同期している。

ライト信号Ａが入力すると、第１のバッファレジスタ１
にパラレルデータＡが書き込まれラッチされて第２のバ
ッファレジスタ２に入力される。

同図（Ｃ）に示すパラレルデータＢは、第１のバッファ
レジスタ１と同一構成をもつ並列構成のパラレルデータ
であり、１．２、・・の順に第２のバッファレジスタ２
に入力する。また同図（Ｄ）に示すライト信号Ｂは、第
２のバッファレジスタ２にパラレルデータＢを書き込み
しランチさせるタイミングを決定するとともに、第１の
バッファレジスタ１のパラレルデータＡのラッチをリセ
ットさせる信号であり、Ｂ１、Ｂ２、・・の順に第２の
バッファレジスタ２に入力する。なおライト信号Ｂはシ
リアルデータＡと同期しており、ライト信号Ａとは非同
期の関係にある。

ライト信号Ｂが入力すると、パラレルデータを第２のバ
ッファレジスタ２書き込み、そのあと第１のバッファ１
は、バ、ラレルデータＡのラッチをリセットし、第２の
バッファレジスタ２は、直列構成のデータに変換して第
２のバッファレジスタ２から直列構成のシリアルデータ
を出力する。

また、第６図（Ｅ）に示すＥＭＰＴＹ信号は、第１のバ
ッファレジスタ１にデータが有るか、無いかを示す信号
である。同図（Ｃ）に示すライト信号Ｂにより、書き込
まれていた第１のバッファレジスタ１のすべてのデータ
が第２のバッファレジスタに移動し、第１のレジスタｌ
のデータが無くなったときには、そのレベルは°１゛　
となる。さらに第１のバッファレジスタ１にパラレルデ
ータＡが書込まれラッチするとそのレベルはＯ”に転じ
、っぎの読出しが終わるまでは°０゛　レベルを維持す
る。

なお第７図に、上記した従来の一実施例の構成図におけ
る書込みシーケンスを示しである。

中央処理装置は、第６図（Ｅ）に示すＥＭＰＴＶ信号が
“１”である事をまず確認する。次ぎにＥＭＰＴＶ信号
が“１”であるときには、パラレルデータＡをライト信
号Ａにより第１のバッファレジスタ１に書き込む。その
後ライト信号Ｂにより第１のレジスタ１から第２のレジ
スタ２にデータが移動され、第１のレジスタにデータの
ないことをＥＭＰＴＹ信号が°Ｏ′である事より確認す
る。なおＥＭＰＴＹ信号が°ｌ′のときには、ＥＭＰＴ
Ｙ信号′１”を中央処理装置に帰してやるようにし、中
央処理装置の指示により再度同一のパラレルデータＡを
送信するようにしている。

〔発明が解決しようとする課題〕〕 上記した動作において、例えば第８図に示すように、（
Ｂ）に示すライト信号Ａ２と（Ｄ）に示すライト信号Ｂ
２が接近したタイミングとなったときは、第１のバッフ
ァレジスタ１はデータが書込み中であり、同図（Ｃ）に
示すパラレルデータＢが確定しない状態のデータのまま
第２のバッファレジスタ２に書き込まれ、その確定して
いないデータがそのまま第２のバッファレジスタ２にお
いて並列／直列変換されて出力されるといった問題が生
じるようになる。

本発明は、第１のバッファレジスタ１と第２のバッファ
レジスタ２の両バッファ回路にデータの書込みの確定時
間を保障し、不確定の状態のデータを出力することを防
止することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の基本原理の構成を示す図である。

図中、１は第１のバッファレジスタであり、入力するデ
ータをライト信号Ａにより制御されて記憶するもの、２
は第２のバッファであり、第１のバッファレジスタ１と
直列に接続して第１のバッファレジスタが記憶したデー
タをライト信号Ｂにより制御し記憶して出力するもの、
３は伸長回路であり、前記第１のバッファレジスタ１に
書き込まれるデータ量を監視して発生したＥＭＰＴＶ信
号を用いて、前記ＥＭＰＴＶ信号の立ち下がりを一定の
時間の期間を伸長させた信号を出力するものである。

６の第２のＡＮＤは、ライト信号Ａとライト信号Ｂが近
接したとき前記伸長回路３が発生する出力により前記第
２のバッファレジスタ２に書込みされたデータの出力の
停止を指示するものである。

〔作　用〕

本発明では、第２図に示す如く第１のバッファレジスタ
１に書き込まれる（Ａ）に示すパラレルデータＡの確定
時間を監視して発生した（Ｅ）に示すＥＭＰＴＹ信号に
より、（Ｆ）に示すような一定の遅延時間を伸長した遅
延ＥＭＰＴＹ信号を発生させ、第２のＡＮＤ６を介して
第２のバッファレジスタ２に加える。なお（Ｂ）に示す
ライト信号Ａと（Ｄ）に示すライト信号Ｂとが近接した
ときには、その遅延ＥＭＰＴＹ　信号が第２のバッファ
レジスタ２にパラレルデータＢがラッチされることを停
止するようにし、シリアルデータＡが出力することを停
止している。

なお、（Ｂ）に示すライト信号Ａの立ち上がりの後、一
定の遅延時間を置いて、（Ｆ）に示す遅延ＥＭＰＴＹ信
号を中央処理装置は監視し、（Ｆ）に示す遅延ＥＭＰＴ
Ｙ信号が°１゛であれば中央処理装置から再度の書込み
指示をし送信データを復元するようにする。

〔実施例〕

第３図は本発明の一実施例における構成を示す図、また
第４図は、前記第３図の一実施例における構成を示す図
におけるタイムチャートを示す図である。

図中、第５図〜第８図と同一の構成であるものについて
は同一の番号を付与してあり、以下においてその説明を
省略する。

いま第４図（Ｃ）に示すパラレルデータＢの２のデータ
が、同図（Ｂ）に示すライト信号Ａ２の立ち上がりによ
り更新されているとき、すなわちパラレルデータＢの２
のデータの変化中において、同図（Ｄ）に示すライト信
号Ｂ２の立ち上がりによって第２のバッファレジスタ２
にデータを書き込まれないようにするために伸長回路３
を設けている。

従来例と同様に、同図（Ｆ）に示すＥＭＰＴＹ信号のレ
ベルは、同図（Ｂ）に示すライト信号Ａの立ち上がりの
タイミングの時に第１のバッファレジスタ１にパラレル
データＡを書込むと、そのレベルは“１”から°Ｏ゛に
転する。つぎに（Ｄ）に示すライト信号Ｂが入力すると
、その立ち上がりのタイミング時に（Ｃ）に示すパラレ
ルデータＢは、第２のバッファに書き込まれ、（Ｄ）に
示すライト信号Ｂの立ち下がりのタイミングの時に第１
のバッファレジスタ１のラッチデータをリセットする。

なおこのとき、第２のバッファレジスタ２に書き込まれ
たパラレルデータＢは、シリアルデータＡに変換され選
択回路８を介してシリアルデータＢを選択回路８より出
力するため、第１のバッファレジスタ１にはデータは無
くなり、同図ＣＤ）に示すライト信号Ｂの立ち下がりの
タイミングとなった時に“Ｏ゛から１゛に転する信号と
なる。

この（Ｆ）に示すＥＭＰＴＹ信号を伸長回路３に入力し
、遅延回路４によって一定の遅延時間Ｔｄだけ遅らせて
同図（Ｇ）に示す出力を遅延回路４より出力し、第１の
ＡＮＤ５に入力する。なおこの遅延時間Ｔｄは、（Ｃ）
に示すパラレルデータＢの確定するためのセントアップ
の時間と（Ｄ）に示すライト信号Ｂのパルス幅の時間の
和より大きい値である。

この遅延回路４の出力とＥＭＰＴＹ信号とを第１のＡＮ
Ｄ５により合成して、（Ｈ）に示す遅延ＥＭＰＴＹ信号
を生成して、第１のＡＮＤ５より出力する。

この遅延ＥＭＰＴＶ信号は、（Ｂ）に示すライト信号Ａ
と（Ｄ）に示すライト信号Ｂとの時間差が遅延時間Ｔｄ
より大きいときは、そのＥＭＰＴＶ信号と遅延回路４の
どちらか一方の出力のレベルが°Ｏ゛であるため、第１
のＡＮＤ５はオフとなり、第１のＡＮＤ５からの出力の
レベルは°Ｏ゛となる。しかし逆に、ライト信号Ａとラ
イト信号Ｂが近接してその時間差が遅延時間Ｔｃｌより
小さくなった時には、第１のＡＮＤ５はオンとなり、第
１のＡＮＤ５の出力レベルは°１゛　となる。

このレベル°１゛である（Ｈ）に示す遅延ＥＭＰＴＹ信
号を（Ｄ）に示すライト信号Ｂとともに第２のＡＮＤ６
に加え、レベル°ｌ′の遅延ＥＭＰＴＹ信号のときには
、第２のバッファレジスタ２への書込みヲ停止させるよ
うにする。同時に、ライト信号Ｂを７ＯＦＦと同期信号
発生器９に加え、７のＦＦと同期信号発生器９との百出
力を選択回路８に加え、第４図（１）に示すようにシリ
アルデータＡを同期信号発生器９が発生した同期信号に
ＦＦ７の出力の条件で切り換えて割り込ませ、選択回路
８よりシリアルデータＢとして出力するようにしている
。

また、データの復元のため、（Ｂ）に示すライト信号Ａ
の立ち上がりの後、Ｔｄの時間をおいて、（Ｈ）の遅延
ＥＭＰＴＹ信号を中央処理装置は監視し、（ＩＮ）の遅
延ＥＭＰＴＹ信号がレベル“１”であれば、中央処理装
置に再度第１のバッファレジスタｌにパラレルデータＢ
を書き込む作業を行わせるようにする。

〔発明の効果〕

本発明によれば、書込みと読出しの間にある一定の遅延
時間を設けて不確定の状態のデータを書き込むことを防
止し、確定されたデータのみ出力する事が可能となる。

【図面の簡単な説明】

第１図は本発明の基本原理の構成を示す図、第２図は本
発明の基本原理図におけるタイムチャートを示す図、 第３図は本発明の一実施例の構成を示す図、第４図は本
発明の一実施例でのタイムチャートを示す図、 第５図は従来の一実施例の構成を示す図、第６図は従来
の一実施例でのタイムチャートを示す図（通常動作のと
き）、 第７図は従来の一実施例の書込みシーケンスを示す図、 第８図は従来の一実施例での他のタイムチャートを示す
図（異常動作のとき）、 である。 図において、 ｌは第１のバッファレジスタ、 ２は第２のパフファレジスタ、 ３伸長回路、４は遅延回路、５は第１のＡＮＤ。 ６は第２のＡＮＤ。 を示す。 １１２！！１ 谷死蛸−−欠寺１４列の趨ｉＮを示す図１１！３　　確 オニＥＷｉ４菊−便施イタタで−フ仏今ヤー１１ホす図
−１４１！Ｉ 礎艮め一爽乍色メ列の精、族１Ｅ不を図１１１５　　図 （逓実１防づ繁っと走） 博６　図

Claims (1)

1. 【特許請求の範囲】 入力するデータをライト信号Ａにより制御されて記憶す
   る第１のバッファレジスタ（１）と、前記第１のバッフ
   ァレジスタ１が記憶したデータをライト信号Ｂにより記
   憶して出力する第２のバッファレジスタ（２）を直列に
   接続したものにおいて、前記第１のバッファレジスタ（
   １）に書き込まれるデータ量を監視して発生したＥＭＰ
   ＴＹ信号を入力し、前記ＥＭＰＴＹ信号の立ち下がりを
   一定の時間の期間を遅延させた信号を出力する伸長回路
   （３）と、前記伸長回路（３）の出力と前記ライト信号
   Ｂを入力し、ライト信号Ａとライト信号Ｂが近接したと
   きに前記第２のバッファレジスタ（２）へのデータの書
   き込みを停止させる第２のＡＮＤ（６）とを設け、 前記第１のバッファレジスタ（１）に書き込まれたデー
   タの確定時間を保障し、前記第２のバッファレジスタ（
   ２）が確定したデータのみを記憶し出力する事を特徴と
   する非同期ダブルバッファの書き込み保護方式。