JPH06208550A - バリア同期装置とイベント同期装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、同期線という簡単なハードウェア
で同期を実現し、応答時間の小さな同期手段を提供する
ことを目的とする。 【構成】 同期部2〜5と同期信号制御部1とを接続する
１本の同期信号線10を備え、同期信号制御部1は、同期
信号の入力が「１」から「０」に変化することを検出し
て出力を一定時間「１」にするトリガ発生器2を有し、
各同期部は、同期信号を設定する同期信号設定レジスタ
22と、他の同期信号と同期信号設定レジスタの和をとる
同期信号論理和回路21と、同期信号論理和回路21の出力
を読み取る同期信号読み取りレジスタ24と、同期信号論
理和回路21の出力が「０」から「１」に変化することを
検出してイベント発生を通知し同期信号設定レジスタに
「１」を書き込むイベント通知部23を有し、全ての同期
部が同期点に到達したことを検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、独立した複数の装置
（回路あるいはプログラム）が協調して並列処理を行な
う際に必要となる同期装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータに要求される処理能
力は留まるところを知らずに高まっており、並列処理コ
ンピュータが主流になってきている。並列処理において
は、独立に実行される処理の間で同期をとり協調して全
体の処理を行なうものが非常に多い。従って、高速に行
なえる同期装置が望まれている。

【０００３】本発明で扱う同期は、バリア同期とイベン
ト同期の二種類である。バリア同期とは、定められた個
数の装置の動作を一斉に開始させるものである。各装置
がバリア同期をする時は、バリア同期待ちの状態にな
る。バリア待ちの装置があらかじめ定められた個数に達
するとバリア同期が達成され、バリア同期待ちの装置は
動作を再開する。イベント同期とは、あるイベントをあ
る装置から他の装置に伝えるものである。各装置がイベ
ントを待つ時は、イベント同期待ちの状態になる。イベ
ント同期待ちの装置がある場合にある装置がイベントを
発生するとイベント同期が達成され、イベント待ちの装
置は動作を再開する。

【０００４】以下図面を参照しながら、上記した従来の
同期装置の一例について説明する。図４は従来のバリア
同期のソフトウェアによる管理方式を示すものである。
図４において、１００はバリアの制御を行なうのに必要
な情報を保持するバリア制御ブロック、１０１〜１０３
はそのバリアで待っているプログラムの情報を保持する
キューである。

【０００５】以上のように構成された同期装置につい
て、以下その動作について説明する。まず、バリア作成
時にはバリア制御ブロック１００を作成し、バリア同期
を行なうプログラムの個数を設定する。あるプログラム
がバリア同期を待つ時には、バリア制御ブロックのキュ
ーにつながれているプログラムの個数が設定されたプロ
グラムの個数−１未満であれば、キューに自プログラム
をつないでバリア同期待ちになる。キューにつながれて
いるプログラムの個数が設定されたプログラムの個数−
１であれば、バリア同期が達成されたので、キューにつ
ながっているプログラム全ての動作を再開させ、自プロ
グラムもバリア同期待ちを終了し動作を続ける。

【０００６】以上バリア同期について従来例を説明した
が、イベント同期についての従来例も同様の構成および
管理方法により実現できる。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成では、全てソフトウェアで同期を実現す
るために応答時間が大きいという問題点を有していた。

【０００８】本発明は、同期線という簡単なハードウェ
アで同期を実現し、応答時間の小さな同期手段を提供す
ることを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達するため、
本発明の同期装置は、同期信号の入力が「１」から
「０」に変化することを検出して出力を一定時間「１」
にするトリガ発生器を有する同期信号制御部と、同期信
号を設定する同期信号設定レジスタ、他の同期信号と同
期信号設定レジスタの和をとる同期信号論理和回路、同
期信号論理和回路の出力を読み取る同期信号読み取りレ
ジスタ、同期信号論理和回路の出力が「０」から「１」
に変化することを検出してイベント発生を通知し同期信
号設定レジスタに「１」を書き込むイベント通知部を有
する複数の同期部とを１本の同期信号線で接続した構成
である。

【００１０】

【作用】本発明は上記した構成によって、同期待ちの装
置の管理をソフトウェアで行なうかわりに、同期信号の
論理和で同期待ち装置の管理を行ない、同期達成の検査
および通知を同期信号線を監視しているハードウェアで
行なうことにより、高速な同期が実現されることとな
る。

【００１１】

【実施例】以下本発明の一実施例の同期装置について、
図面を参照しながら説明する。図１は本発明の実施例に
おけるバリア同期装置の構成を示すものである。

【００１２】図１において、１０は同期信号線、１は同
期信号の制御を行なう同期信号制御部、２は同期を行な
う同期部、３〜５は同期部２と同じ構成の同期部であ
る。同期信号制御部１において、１１は同期信号の入力
が「１」から「０」に変化することを検出して出力を一
定時間「１」にするトリガ発生器である。同期部２にお
いて、２１（３１）は他の同期部からの同期信号と自同
期部の同期信号の和をとる同期信号論理和回路、２２
（３２）は同期信号を設定する同期信号設定レジスタ、
２３（３３）は同期信号論理和回路２１の出力が「０」
から「１」に変化することを検出してイベント発生を通
知し同期信号設定レジスタ２２に「１」を書き込むイベ
ント通知部、２４（３４）は同期信号論理和回路２１の
出力の同期信号を読み取る同期信号読み取りレジスタで
ある。

【００１３】以上のように構成されたバリア同期装置に
ついて、以下図１を用いてその動作を説明する。まず、
全ての同期部２〜５の同期信号設定レジスタ２２を
「１」に設定することで初期設定を行なう。この時、同
期信号制御部１の出力は「０」、全ての同期部の出力は
「１」になる。同期部がバリア同期を待つ場合、同期信
号設定レジスタ２２を「０」に設定する。全ての同期部
の同期信号が「０」になりバリア同期が達成されると、
同期信号制御部１の出力が「０」であるので、同期部５
から順番に出力が「０」になる。

【００１４】同期部２の出力が「０」になると、同期信
号制御部１の入力が「１」から「０」になり、トリガ発
生器１１の出力が一定時間「１」に保たれ、同期部５か
ら順番に全ての同期部の同期信号（同期信号読み取りレ
ジスタ２４）が「１」になる。各同期部では、同期信号
が「１」から「０」になったことを検出して、イベント
通知部２３がバリア同期を通知し、同期信号設定レジス
タ２２を「１」にする。また、バリア同期通知が完了し
た時点では、各同期部の同期信号設定レジスタ２２が
「１」になっているので、引続き次のバリア同期を行な
うことができる。

【００１５】以上のように本実施例によれば、同期信号
線と、トリガ発生器と、同期信号の設定／読み取りレジ
スタと、同期信号論理和回路と、イベント通知部を設け
ることにより、高速にバリア同期を実現することができ
る。

【００１６】以下本発明の第２の実施例について図面を
参照しながら説明する。図２は本発明の第２の実施例を
示すイベント同期装置の構成を示すものである。

【００１７】図２において、１０は同期信号線、１は同
期信号の制御を行なう同期信号制御部、２は同期を行な
う同期部、３〜５は同期部２と同じ構成の同期部であ
る。同期信号制御部１において、１１は同期信号の入力
が「１」から「０」に変化することを検出して出力を一
定時間「１」にするトリガ発生器、１２は同期信号の入
力を反転するインバータ、１３は入力の同期信号を読み
とる同期信号読みとりレジスタである。

【００１８】同期部２において、２２は同期信号を設定
する同期信号設定レジスタ、２１は他の同期部からの同
期信号と自同期部の同期信号の和をとる同期信号論理和
回路、２４は同期信号論理和回路２１の出力の同期信号
を読み取る同期信号読み取りレジスタ、２３は同期信号
論理和回路２１の出力が「０」から「１」に変化するこ
とを検出してイベント発生を通知し、同期信号設定レジ
スタ２２に「１」を書き込むイベント通知部である。以
上は図１の構成と同様なものである。図１と異なるの
は、同期信号制御部１においてインバータ１２および同
期信号読みとりレジスタ１３をトリガ発生器１１の前に
設けた点である。

【００１９】以上のように構成されたイベント同期装置
について、以下図２を用いてその動作を説明する。ま
ず、全ての同期部の同期信号設定レジスタ２２を「０」
に設定することで初期設定を行なう。この時、同期信号
制御部１の出力は「０」、全ての同期部２〜５の出力も
「０」になる。ある同期部がイベントを通知する場合、
同期信号設定レジスタ２２を「１」に設定する。する
と、その同期部の出力が「１」になり、次の同期部の出
力が順番に「１」になる。同期部２の出力が「１」にな
ると、同期信号制御部１の入力が「０」から「１」にな
りトリガ発生器１１の出力が一定時間「１」に保たれ、
同期部５から順番に全ての同期部の同期信号（同期信号
読み取りレジスタ２４）が「１」になる。

【００２０】各同期部では、同期信号が「１」から
「０」になったことを検出して、イベント通知部２３が
イベント同期を通知し同期信号設定レジスタ２２を
「１」にする。イベントが通知されたことを確認するた
めに、各同期部では同期信号設定レジスタ２２を「０」
にする。同期信号制御部１の出力が一定時間後に「０」
になった後であれば、同期部５から順番に出力が「０」
になる。同期部２の出力が「０」になると、同期信号制
御部１の同期信号読み取りレジスタ１３が「０」にな
り、イベント通知が全て確認されたことがわかる。ま
た、この時点では各同期部の同期信号設定レジスタ２２
が「０」になっているので、引続き次のイベント同期を
行なうことができる。次のイベント同期を行なう場合
は、同期信号制御部の同期信号読み取りレジスタ１３が
「０」になっていることを確認すればよい。

【００２１】以上のように本実施例によれば、同期信号
線と、インバータと、トリガ発生器と、同期信号の設定
／読み取りレジスタと、同期信号論理和回路と、イベン
ト通知部を設けることにより、高速にイベント同期を実
現することができる。

【００２２】なお、第２の実施例において、同期部の間
に複数の同期信号制御部を接続してもよい。また、トリ
ガ発生器１１の前にインバータ１２を備えるとしたが、
トリガ発生器１１とインバータ１２の代わりに、同期信
号の入力が「０」から「１」に変化することを検出して
出力を一定時間「１」にするトリガ発生器としてもよ
い。さらに、トリガ発生器１１の入力をインバータ１２
の出力と入力の同期信号とに切替えるようにして、バリ
ア同期とイベント同期を同じ回路で実現するようにして
もよい。

【００２３】以下、本発明の第３の実施例について図面
を参照しながら説明する。図３は本発明の第３の実施例
を示す同期部の構成を示すものであり、第１および第２
の実施例における同期部２の代わりとなるものである。

【００２４】図３において、２は同期を行なう同期部で
ある。同期部２において、２１は他の同期部からの同期
信号と自同期部の同期信号（ワイヤードＯＲ回路２５の
出力）の和をとる同期信号論理和回路、２４は同期信号
論理和回路２１の出力の同期信号を読み取る同期信号読
み取りレジスタ、２２１〜２２３は同期信号を設定する
同期信号設定レジスタ、２３１〜２３３は同期信号論理
和回路２１の出力が「０」から「１」に変化することを
検出してイベント発生を通知し対応する同期信号設定レ
ジスタ２２１〜２２３に「１」を書き込むイベント通知
部、２５は同期信号設定レジスタ２３１〜２３３の出力
のワイヤードＯＲを行なうワイヤードＯＲ回路である。
以上は図１の構成と同様なものである。図１と異なるの
は、同期信号設定レジスタとイベント通知部の組を複数
にし、その出力のワイヤードＯＲを行なうワイヤードＯ
Ｒ回路を設けた点である。

【００２５】以上のように構成されたイベント同期装置
について、以下図３を用いてその動作を説明する。

【００２６】まず、第１の実施例のバリア同期の場合、
２２１〜２２３の同期信号設定レジスタの初期値を
「１」とし、ワイヤードＯＲ回路２５の出力が「１」と
なる。これは、同期信号論理和回路２１の入力が「１」
ということであり、第１の実施例と同じである。また、
２２１〜２２３の全ての同期信号設定レジスタが「０」
にならなければワイヤードＯＲ回路２５の出力が「０」
にならない。すなわち、同期部２内の同期信号設定レジ
スタ２２１〜２２３間のバリア同期の結果が同期信号論
理和回路２１の入力になっていることになる。同期信号
論理和回路２１の入力が「０」になった後は、第１の実
施例の動作と同じ動作によりバリア同期が実現される。

【００２７】第２の実施例のイベント同期の場合、同期
信号設定レジスタ２２１〜２２３の初期値を「０」と
し、ワイヤードＯＲ回路２５の出力が「０」となる。こ
れは、同期信号論理和回路２１の入力が「０」というこ
とであり、第２の実施例と同じである。また、同期信号
設定レジスタ２２１〜２２３のどれか一つが「１」にな
ればワイヤードＯＲ回路２５の出力が「１」になる。す
なわち、同期部２内の同期信号設定レジスタ２２１〜３
間のイベント同期の結果が同期信号論理和回路２１の入
力になっていることになる。同期信号論理和回路２１の
入力が「１」になった後は、第２の実施例の動作と同じ
動作によりイベント同期が実現される。

【００２８】以上のように本実施例によれば、同期信号
設定レジスタとイベント通知部の組を複数にしその出力
をワイヤードＯＲとすることにより、バリア同期および
イベント同期にかかる時間を大きくすることなしに同期
装置を大幅に増加させることが可能となる。

【００２９】なお、第３の実施例において、同期信号設
定レジスタとイベント通知部の組を複数有す構成とした
が、同期信号設定レジスタと同期信号読み取りレジスタ
とイベント通知部の組を複数有する構成としてもよい。

【００３０】

【発明の効果】以上のように本発明は、複数の同期部と
同期信号制御部とを１本の同期信号線で接続するととも
に、同期信号の入力が「１」から「０」に変化すること
を検出して出力を一定時間「１」にするトリガ発生器を
有する同期信号制御部と、同期信号を設定する同期信号
設定レジスタと、他の同期信号と同期信号設定レジスタ
の和をとる同期信号論理和回路と、前記同期信号論理和
回路の出力を読み取る同期信号読み取りレジスタと、前
記同期信号論理和回路の出力が「０」から「１」に変化
することを検出してイベント発生を通知し同期信号設定
レジスタに「１」を書き込むイベント通知部とを有する
同期部とを備えたことにより、疎結合された装置間を一
本の同期信号線という簡単な構成で接続することとな
り、従来のソフトウェアによる同期と比較して格段に高
速で確実なイベント同期およびバリア同期を実現するこ
とができる。

【００３１】また、疎結合する装置の個数については、
同期信号の遅延が問題にならない限り増やすことが可能
であるので、数十から数百程度まで接続できると考えら
れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるバリア同期装置
の構成図

【図２】本発明の第２の実施例におけるイベント同期装
置の構成図

【図３】本発明の第３の実施例における同期部の構成図

【図４】従来のバリア同期のソフトウェアによる管理方
式を示す図

【符号の説明】

１ 同期信号制御部 ２〜５ 同期部 １０ 同期信号線 １１ トリガ発生器 １２ インバータ １３ 同期信号読み取りレジスタ ２１ 同期信号論理和回路 ２２ 同期信号設定レジスタ ２３ イベント通知部 ２４ 同期信号読み取りレジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の同期部と同期信号制御部とを１本の
   同期信号線で接続するとともに、前記同期信号制御部
   は、同期信号の入力が「１」から「０」に変化すること
   を検出して出力を一定時間「１」にするトリガ発生器を
   有し、各同期部は、同期信号を設定する同期信号設定レ
   ジスタと、他の同期信号と前記同期信号設定レジスタと
   の和をとる同期信号論理和回路と、前記同期信号論理和
   回路の出力を読み取る同期信号読み取りレジスタと、前
   記同期信号論理和回路の出力が「０」から「１」に変化
   することを検出してイベント発生を通知し同期信号設定
   レジスタに「１」を書き込むイベント通知部を有し、全
   ての同期部が同期点に到達したことを検出する構成とし
   たことを特徴とするバリア同期装置。
2. 【請求項２】同期信号設定レジスタとイベント通知部の
   組を複数有し、その出力のワイヤードＯＲ回路を同期信
   号論理和回路の入力としたことを特徴とする請求項１記
   載のバリア同期装置。
3. 【請求項３】複数の同期部と同期信号制御部とを接続す
   る１本の同期信号線を備え、前記同期信号制御部は、同
   期信号の入力が「１」から「０」に変化することを検出
   して出力を一定時間「１」にするトリガ発生器を有し、
   各同期部は、同期信号を設定する同期信号設定レジスタ
   と、他の同期信号と前記同期信号設定レジスタとの和を
   とる同期信号論理和回路と、前記同期信号論理和回路の
   出力を読み取る同期信号読み取りレジスタと、前記同期
   信号論理和回路の出力が「０」から「１」に変化するこ
   とを検出してイベント発生を通知し同期信号設定レジス
   タに「１」を書き込むイベント通知部とを具備し、前記
   トリガ発生器の前段にインバータを備えたことを特徴と
   するイベント同期装置。
4. 【請求項４】同期信号設定レジスタとイベント通知部の
   組を複数有し、その出力のワイヤードＯＲ回路を同期信
   号論理和回路の入力としたことを特徴とする請求項３記
   載のイベント同期装置。