JPH0695347B2 - データ処理装置 - Google Patents
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- JPH0695347B2 JPH0695347B2 JP63013277A JP1327788A JPH0695347B2 JP H0695347 B2 JPH0695347 B2 JP H0695347B2 JP 63013277 A JP63013277 A JP 63013277A JP 1327788 A JP1327788 A JP 1327788A JP H0695347 B2 JPH0695347 B2 JP H0695347B2
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- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理装置に関し、特に非同期型のデ
ータフロー計算機等のように非同期データを処理するた
めのデータ処理装置に関する。
ータフロー計算機等のように非同期データを処理するた
めのデータ処理装置に関する。
［従来の技術］ 従来、同期系のデータ処理システムでは処理に必要な入
力データが入力されるタイミングを当該タイミングマー
ジン内で予測可能であるため当該データを参照するため
のタイミング設定が容易である。
力データが入力されるタイミングを当該タイミングマー
ジン内で予測可能であるため当該データを参照するため
のタイミング設定が容易である。
他方、非同期に入力されるデータを処理するようなシス
テムでは入力データが入力されるタイミングを予測不可
能なため、必要なデータを参照するためには当該データ
を特定の位置でラッチ等に保持し、待機させる必要があ
った。また、たとえばデータフロー型計算機のような非
同期データ処理システムでは、システム内を非同期にか
つ並列に伝送されるデータの中から或る条件を満たす１
組のデータ対を２組のデータ伝送路上で検出する必要が
あるが、従来は各データ伝送路上で相対する方向にデー
タを伝送し、伝送されるすべてのデータを比較する方式
を採用していた。
テムでは入力データが入力されるタイミングを予測不可
能なため、必要なデータを参照するためには当該データ
を特定の位置でラッチ等に保持し、待機させる必要があ
った。また、たとえばデータフロー型計算機のような非
同期データ処理システムでは、システム内を非同期にか
つ並列に伝送されるデータの中から或る条件を満たす１
組のデータ対を２組のデータ伝送路上で検出する必要が
あるが、従来は各データ伝送路上で相対する方向にデー
タを伝送し、伝送されるすべてのデータを比較する方式
を採用していた。
［発明が解決しようとする課題］ 非同期系のデータ処理システムで前述のように当該デー
タを待機させるものにあっては、待機時間中はデータの
処理がストップするのでシステム全体の処理能力が低下
するという問題点があった。一方、対向するすべてのデ
ータを比較する方式では、複数のデータを同時に参照し
たい場合は、データの伝送が乱されることがあり、シス
テム全体として処理効率が著しく低下するという問題点
があった。
タを待機させるものにあっては、待機時間中はデータの
処理がストップするのでシステム全体の処理能力が低下
するという問題点があった。一方、対向するすべてのデ
ータを比較する方式では、複数のデータを同時に参照し
たい場合は、データの伝送が乱されることがあり、シス
テム全体として処理効率が著しく低下するという問題点
があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、システムの処理効率を低下させることな
く、データ伝送路を流れる非同期データの中から複数の
データを同時に参照し得るようなデータ処理装置を提供
することを目的とする。
れたもので、システムの処理効率を低下させることな
く、データ伝送路を流れる非同期データの中から複数の
データを同時に参照し得るようなデータ処理装置を提供
することを目的とする。
［課題を解決するための手段］ この発明に係るデータ処理装置は、複数のラッチ手段が
介挿されて構成された少なくとも１つのデータ伝送路
と、ラッチ手段間を伝送されるデータの所定の処理を行
なうデータ処理手段と、任意の前記ラッチ手段によって
区切られるデータ伝送路区間にデータが存在することを
検出するデータ検出手段と、データ伝送路区間に存在す
るデータの一部あるいは全部を一時的に記憶保持するデ
ータ保持手段とを備えており、上記データ検出手段およ
びデータ保持手段は複数のデータ伝送路区間に対応して
それぞれ複数設けられている。さらにデータ検出手段の
検出結果に基づいて複数のデータ伝送路区間のうち任意
の組合わせのデータ伝送路区間にデータが同時に存在す
る期間を検知する共存検知手段とを備えている。
介挿されて構成された少なくとも１つのデータ伝送路
と、ラッチ手段間を伝送されるデータの所定の処理を行
なうデータ処理手段と、任意の前記ラッチ手段によって
区切られるデータ伝送路区間にデータが存在することを
検出するデータ検出手段と、データ伝送路区間に存在す
るデータの一部あるいは全部を一時的に記憶保持するデ
ータ保持手段とを備えており、上記データ検出手段およ
びデータ保持手段は複数のデータ伝送路区間に対応して
それぞれ複数設けられている。さらにデータ検出手段の
検出結果に基づいて複数のデータ伝送路区間のうち任意
の組合わせのデータ伝送路区間にデータが同時に存在す
る期間を検知する共存検知手段とを備えている。
［作用］ この発明においては、共存検知手段によって予め定めら
れる任意の組合わせのデータ伝送路区間にデータが同時
に存在する期間を検知し、この検知結果に基づいて対応
のデータ伝送路区間におけるデータ保持手段の保持デー
タを参照することにより、データ伝送路上を任意のタイ
ミング条件で非同期に伝送されるデータ中から複数のデ
ータを同時に参照することが可能となる。
れる任意の組合わせのデータ伝送路区間にデータが同時
に存在する期間を検知し、この検知結果に基づいて対応
のデータ伝送路区間におけるデータ保持手段の保持デー
タを参照することにより、データ伝送路上を任意のタイ
ミング条件で非同期に伝送されるデータ中から複数のデ
ータを同時に参照することが可能となる。
［実施例］ 第１図は２並列のデータ伝送路上に各２カ所のデータ検
知区間がある場合の本発明の一実施例の構成図である。
図示のごとく、この実施例はデータ伝送路1A,1Bと、デ
ータ処理手段11A,12A,11B,11Bと、データ検知手段21A,2
2A,21B,22Bと、データ保持手段31A,32A,31B,32Bと、共
存検知手段４とで構成される。
知区間がある場合の本発明の一実施例の構成図である。
図示のごとく、この実施例はデータ伝送路1A,1Bと、デ
ータ処理手段11A,12A,11B,11Bと、データ検知手段21A,2
2A,21B,22Bと、データ保持手段31A,32A,31B,32Bと、共
存検知手段４とで構成される。
互いに並列に配置された各データ伝送路1A,1Bは、連続
して接続される複数段のラッチ手段Ｄを含んで構成され
る。各ラッチ手段Ｄは、たとえば第２図に示すごとく、
伝送制御素子306とドライバ307とデータラッチ308とを
含んで構成される。伝送制御素子306は前後に配置され
た他のラッチ手段Ｄの伝送制御素子306と送信信号302,3
04および許可信号303,305を送受することによっていわ
ゆるハンドシェイク制御を行なう。すなわち、次段に接
続されるラッチ手段Ｄの伝送制御素子306の状態を許可
信号305に基づいて検出し、その検出結果に応じて伝送
制御信号301と送信信号304を発生する。ドライバ307は
この伝送制御信号301に基づいてデータラッチ308を動作
させる。データラッチ308は、少なくとも１つのラッチ
回路を含み、上記伝送制御信号301に基づいて、データ
の保持および通過が制御される。なお、各ラッチ手段Ｄ
は、上記のようなハンドシェイク制御に代えて、外部か
らのクロック信号によってその動作が制御されてもよ
い。
して接続される複数段のラッチ手段Ｄを含んで構成され
る。各ラッチ手段Ｄは、たとえば第２図に示すごとく、
伝送制御素子306とドライバ307とデータラッチ308とを
含んで構成される。伝送制御素子306は前後に配置され
た他のラッチ手段Ｄの伝送制御素子306と送信信号302,3
04および許可信号303,305を送受することによっていわ
ゆるハンドシェイク制御を行なう。すなわち、次段に接
続されるラッチ手段Ｄの伝送制御素子306の状態を許可
信号305に基づいて検出し、その検出結果に応じて伝送
制御信号301と送信信号304を発生する。ドライバ307は
この伝送制御信号301に基づいてデータラッチ308を動作
させる。データラッチ308は、少なくとも１つのラッチ
回路を含み、上記伝送制御信号301に基づいて、データ
の保持および通過が制御される。なお、各ラッチ手段Ｄ
は、上記のようなハンドシェイク制御に代えて、外部か
らのクロック信号によってその動作が制御されてもよ
い。
連続する２つのラッチ手段Ｄ間に配置されるデータ処理
手段11A,12A,11B,12Bでは前段のラッチ手段Ｄからのデ
ータに対して演算等の処理を行ない、次段のラッチ手段
Ｄに伝えることができる。さらに、前記各データ処理手
段11A、12A,11B,12Bは実行されるべき処理内容を分割
し、それらの各処理を複数段の前記ラッチ手段Ｄ間でパ
イプライン処理するように構成されてもよい。
手段11A,12A,11B,12Bでは前段のラッチ手段Ｄからのデ
ータに対して演算等の処理を行ない、次段のラッチ手段
Ｄに伝えることができる。さらに、前記各データ処理手
段11A、12A,11B,12Bは実行されるべき処理内容を分割
し、それらの各処理を複数段の前記ラッチ手段Ｄ間でパ
イプライン処理するように構成されてもよい。
前記各データ伝送路1A,1B上の任意の位置にはデータ検
知区間51A,52A,51B,52Bが設けられる。たとえば、デー
タ検知区間51Aについて説明すると、データ処理手段11a
の直前と直後に配置された２つのラッチ手段Ｄからそれ
ぞれデータの到着を示す到着信号71Aおよび72Aが出力さ
れる。データ検知手段21Aはこれら到着信号71Aおよび72
Aに基づいて、データ検知区間51Aにデータが存在する期
間（前段のラッチ手段Ｄにデータが保持されてから当該
データが後段のラッチ手段Ｄに転送されて保持されるま
での期間）を示す検知信号61Aを出力する。他のデータ
検知区間についても同様であり、データ検知区間52Aで
はデータ処理手段12Aの前後に配置された２つのラッチ
手段Ｄからの到着信号73Aおよび74Aに基づいてデータ検
知手段22Aが検知信号62Aを出力し、データ検知区間51B
ではデータ処理手段11Bの前後に配置された２つのラッ
チ手段Ｄからの到着信号71Bおよび72Bに基づいてデータ
検知手段21Bが検知信号61Bを出力し、データ検知区間52
Bではデータ処理手段12Bの前後に配置された２つのラッ
チ手段Ｄからの到着信号73Bおよび74Bに基づいてデータ
検知手段22Bが検知信号62Bを出力する。なお、各ラッチ
手段Ｄから得られる到着信号71A,72A,73A,74A,71B,72B,
73B,74Bとしては、たとえば第２図の送信信号出力304が
用いられる。各データ検知手段21A,21B,22Aおよび22Bか
ら出力される検知信号61A,61B,62Aおよび62Bは共存検知
手段４に与えられる。ラッチ回路等によって構成される
データ保持手段31A,31B,32Aおよび32Bは、それぞれ、デ
ータ検知区間51A,51B,52Aおよび52Bに対応して設けら
れ、対応のデータ検知区間にデータが共存する場合は当
該データの一部あるいは全部を保持している。
知区間51A,52A,51B,52Bが設けられる。たとえば、デー
タ検知区間51Aについて説明すると、データ処理手段11a
の直前と直後に配置された２つのラッチ手段Ｄからそれ
ぞれデータの到着を示す到着信号71Aおよび72Aが出力さ
れる。データ検知手段21Aはこれら到着信号71Aおよび72
Aに基づいて、データ検知区間51Aにデータが存在する期
間（前段のラッチ手段Ｄにデータが保持されてから当該
データが後段のラッチ手段Ｄに転送されて保持されるま
での期間）を示す検知信号61Aを出力する。他のデータ
検知区間についても同様であり、データ検知区間52Aで
はデータ処理手段12Aの前後に配置された２つのラッチ
手段Ｄからの到着信号73Aおよび74Aに基づいてデータ検
知手段22Aが検知信号62Aを出力し、データ検知区間51B
ではデータ処理手段11Bの前後に配置された２つのラッ
チ手段Ｄからの到着信号71Bおよび72Bに基づいてデータ
検知手段21Bが検知信号61Bを出力し、データ検知区間52
Bではデータ処理手段12Bの前後に配置された２つのラッ
チ手段Ｄからの到着信号73Bおよび74Bに基づいてデータ
検知手段22Bが検知信号62Bを出力する。なお、各ラッチ
手段Ｄから得られる到着信号71A,72A,73A,74A,71B,72B,
73B,74Bとしては、たとえば第２図の送信信号出力304が
用いられる。各データ検知手段21A,21B,22Aおよび22Bか
ら出力される検知信号61A,61B,62Aおよび62Bは共存検知
手段４に与えられる。ラッチ回路等によって構成される
データ保持手段31A,31B,32Aおよび32Bは、それぞれ、デ
ータ検知区間51A,51B,52Aおよび52Bに対応して設けら
れ、対応のデータ検知区間にデータが共存する場合は当
該データの一部あるいは全部を保持している。
上記のような構成において、共存検知手段４は、予め定
められた所定の組のデータ検知区間にデータが同時に存
在する期間を検知し、その期間を示す検知信号63を出力
する。したがって、この検知信号63に基づいて、データ
が同時に存在しているデータ検知区間に対応のデータ保
持手段を参照すれば、複数のデータを同時に参照するこ
とができる。たとえば、データフロー型計算機において
は、参照した複数のデータ間の論理を比較して、予め決
められた条件を満足する２つのデータからデータ対を生
成する。
められた所定の組のデータ検知区間にデータが同時に存
在する期間を検知し、その期間を示す検知信号63を出力
する。したがって、この検知信号63に基づいて、データ
が同時に存在しているデータ検知区間に対応のデータ保
持手段を参照すれば、複数のデータを同時に参照するこ
とができる。たとえば、データフロー型計算機において
は、参照した複数のデータ間の論理を比較して、予め決
められた条件を満足する２つのデータからデータ対を生
成する。
第３図は、第１図の実施例と同様に、２並列のデータ伝
送路上に各２カ所のデータ検知区間がある場合の本発明
の他の実施例の構成図である。この第３図の実施例は、
特にデータフロー型のデータ処理装置における待ち合わ
せメモリの事前検知部に好適するものとして構成されて
おり、第１図との違いはデータ検知区間51Aと52ABと
が、また51Bと52Bとがそれぞれ連続して設けられている
ことである。
送路上に各２カ所のデータ検知区間がある場合の本発明
の他の実施例の構成図である。この第３図の実施例は、
特にデータフロー型のデータ処理装置における待ち合わ
せメモリの事前検知部に好適するものとして構成されて
おり、第１図との違いはデータ検知区間51Aと52ABと
が、また51Bと52Bとがそれぞれ連続して設けられている
ことである。
第４図は、第３図に示すデータ検知手段21Aの構成の一
例を示す回路図である。なお、この第４図ではデータ検
知手段21Aを代表して示してあるが、他のデータ検知手
段22A,21B,22Bについても同様の回路構成であることを
予め指摘しておく。図示のごとく、データ検知手段21A
は、Ｄ型フリップフロップ211とORゲート212とによって
構成される。Ｄ型フリップフロップ211のクロック端子C
Kには、ORゲート212を介して到着信号71Aおよび72Aが与
えられる。Ｄ型フリップフロップ211の出力はＤ型フ
リップフロップ211のデータ入力端子Ｄにフィードバッ
クされている。そして、Ｄ型フリップフロップ211のＱ
出力が検知信号61Aとなる。
例を示す回路図である。なお、この第４図ではデータ検
知手段21Aを代表して示してあるが、他のデータ検知手
段22A,21B,22Bについても同様の回路構成であることを
予め指摘しておく。図示のごとく、データ検知手段21A
は、Ｄ型フリップフロップ211とORゲート212とによって
構成される。Ｄ型フリップフロップ211のクロック端子C
Kには、ORゲート212を介して到着信号71Aおよび72Aが与
えられる。Ｄ型フリップフロップ211の出力はＤ型フ
リップフロップ211のデータ入力端子Ｄにフィードバッ
クされている。そして、Ｄ型フリップフロップ211のＱ
出力が検知信号61Aとなる。
第５図は、第３図に示す共存検知手段４の構成の一例を
示す回路図である。図示のごとく、共存検知手段４は、
３つのANDゲート41,42,43と、１つのORゲート44とを含
んで構成される。ANDゲート41には検知信号62Aと61Bと
が与えられ、ANDゲート42には検知信号62Aと62Bとが与
えられ、ANDゲート43には検知信号62Bと61Aとが与えら
れる。これら３つのANDゲート41,42,43の出力はORゲー
ト44に与えられる。ORゲート44の出力は検知信号63とな
る。
示す回路図である。図示のごとく、共存検知手段４は、
３つのANDゲート41,42,43と、１つのORゲート44とを含
んで構成される。ANDゲート41には検知信号62Aと61Bと
が与えられ、ANDゲート42には検知信号62Aと62Bとが与
えられ、ANDゲート43には検知信号62Bと61Aとが与えら
れる。これら３つのANDゲート41,42,43の出力はORゲー
ト44に与えられる。ORゲート44の出力は検知信号63とな
る。
第６図は、第４図に示すデータ検知手段21Aの動作を説
明するためのタイムチャートである。また、第７図は第
５図に示す共存検知手段４の動作を説明するためのタイ
ムチャートである。以下、これら第６図および第７図を
参照して、第３図〜第５図に示す実施例の動作を説明す
る。
明するためのタイムチャートである。また、第７図は第
５図に示す共存検知手段４の動作を説明するためのタイ
ムチャートである。以下、これら第６図および第７図を
参照して、第３図〜第５図に示す実施例の動作を説明す
る。
まず、第６図を参照してデータ検知手段21Aの動作を説
明する。なお、他のデータ検知手段22A,21B,22Bについ
ても以下の説明と同様の動作を行なうことを予め指摘し
ておく。まず、データ処理手段11Aの前段に配置された
ラッチ手段Ｄがデータをラッチするのと同期して当該ラ
ッチ手段Ｄから出力される当到着信号71Aがハイレベル
に立上がる。そのため、ORゲート212を介してＤ型フリ
ップフロップ211のクロック端子CKの入力信号がハイレ
ベルに立上がり、これに応答してＤ型フリップフロップ
211はデータ入力端子Ｄに印加されている入力信号を取
込んで記憶する。このとき、Ｄ型フリップフロップはそ
のＱ出力がローレベルで出力がハイレベルの状態であ
ったとすると、Ｄ型フリップフロップ211はハイレベル
のデータ入力を取込んで記憶する。その結果、Ｄ型フリ
ップフロップ211のＱ出力61Aがハイレベルとなり、出
力がローレベルとなる。次に、データ処理手段11Aの後
段に配置されたラッチ手段Ｄがデータをラッチするとき
に当該ラッチ手段Ｄから出力される到着信号72Aがハイ
レベルに立上がる。そのため、Ｄ型フリップフロップ21
1はこのときデータ入力端子Ｄに入力されているローレ
ベルの信号を取込んで記憶する。その結果、Ｄ型フリッ
プフロップ211はその状態を反転し、そのＱ出力61Aがロ
ーレベルとなりその出力がハイレベルとなる。したが
って、Ｄ型フリップフロップ211のＱ出力61Aすなわちデ
ータ検知手段21Aの検知信号61Aはデータ検知区間51Aに
データが存在する期間だけハイレベルであるような信号
となる。
明する。なお、他のデータ検知手段22A,21B,22Bについ
ても以下の説明と同様の動作を行なうことを予め指摘し
ておく。まず、データ処理手段11Aの前段に配置された
ラッチ手段Ｄがデータをラッチするのと同期して当該ラ
ッチ手段Ｄから出力される当到着信号71Aがハイレベル
に立上がる。そのため、ORゲート212を介してＤ型フリ
ップフロップ211のクロック端子CKの入力信号がハイレ
ベルに立上がり、これに応答してＤ型フリップフロップ
211はデータ入力端子Ｄに印加されている入力信号を取
込んで記憶する。このとき、Ｄ型フリップフロップはそ
のＱ出力がローレベルで出力がハイレベルの状態であ
ったとすると、Ｄ型フリップフロップ211はハイレベル
のデータ入力を取込んで記憶する。その結果、Ｄ型フリ
ップフロップ211のＱ出力61Aがハイレベルとなり、出
力がローレベルとなる。次に、データ処理手段11Aの後
段に配置されたラッチ手段Ｄがデータをラッチするとき
に当該ラッチ手段Ｄから出力される到着信号72Aがハイ
レベルに立上がる。そのため、Ｄ型フリップフロップ21
1はこのときデータ入力端子Ｄに入力されているローレ
ベルの信号を取込んで記憶する。その結果、Ｄ型フリッ
プフロップ211はその状態を反転し、そのＱ出力61Aがロ
ーレベルとなりその出力がハイレベルとなる。したが
って、Ｄ型フリップフロップ211のＱ出力61Aすなわちデ
ータ検知手段21Aの検知信号61Aはデータ検知区間51Aに
データが存在する期間だけハイレベルであるような信号
となる。
次に、第７図を参照して共存検知手段４の動作を説明す
る。この共存検知手段４の検知信号63は、第５図の回路
構成から明らかなごとく、検知信号62Aと61Bとがいずれ
もハイレベルのとき、検知信号62Aと62Bとがいずれもハ
イレベルのとき、検知信号62Bと61Aとがいずれもハイレ
ベルのときにハイレベルとなる。第７図に示すタイムチ
ャートでは、検知信号63は検知信号62Aと61Bとのハイレ
ベルの重なり期間および検知信号62Aと62Bとのハイレベ
ルの重なり期間にハイレベルとなっている。すなわち、
共存検知手段４はデータ検知区間52Aと51Bとに同時にデ
ータが存在する期間、データ検知区間52Aと52Bとに同時
にデータが存在する期間、データ検知区間52Bと51Aとに
同時にデータが存在する期間を検出している。ここで、
データ伝送路1Aおよび1Bを構成する各ラッチ手段Ｄ間の
１段あたりのデータの伝搬時間（たとえば、到着信号71
Aが変化し、次に72Aが変化するまでの時間）が均一でか
つ各データ検知区間51A,52A,51B,52Bにデータが存在す
る期間が上記伝搬時間と等しい場合、共存検知手段４
は、データ伝送路1A,1B間を伝送するデータのうち、デ
ータ検知区間51Aと51Bへのデータの到着時間のずれが上
記２段分の伝搬時間未満のデータの対を検出できる。
る。この共存検知手段４の検知信号63は、第５図の回路
構成から明らかなごとく、検知信号62Aと61Bとがいずれ
もハイレベルのとき、検知信号62Aと62Bとがいずれもハ
イレベルのとき、検知信号62Bと61Aとがいずれもハイレ
ベルのときにハイレベルとなる。第７図に示すタイムチ
ャートでは、検知信号63は検知信号62Aと61Bとのハイレ
ベルの重なり期間および検知信号62Aと62Bとのハイレベ
ルの重なり期間にハイレベルとなっている。すなわち、
共存検知手段４はデータ検知区間52Aと51Bとに同時にデ
ータが存在する期間、データ検知区間52Aと52Bとに同時
にデータが存在する期間、データ検知区間52Bと51Aとに
同時にデータが存在する期間を検出している。ここで、
データ伝送路1Aおよび1Bを構成する各ラッチ手段Ｄ間の
１段あたりのデータの伝搬時間（たとえば、到着信号71
Aが変化し、次に72Aが変化するまでの時間）が均一でか
つ各データ検知区間51A,52A,51B,52Bにデータが存在す
る期間が上記伝搬時間と等しい場合、共存検知手段４
は、データ伝送路1A,1B間を伝送するデータのうち、デ
ータ検知区間51Aと51Bへのデータの到着時間のずれが上
記２段分の伝搬時間未満のデータの対を検出できる。
なお、上記各実施例では２並列のデータ伝送路1Aおよび
1Bから所望の組のデータを参照する場合について説明し
たが、データ伝送路は１本あるいは３本以上であっても
よい。１本のデータ伝送路からデータを参照する場合
は、前後して送られてくるデータの組を検出することに
なる。
1Bから所望の組のデータを参照する場合について説明し
たが、データ伝送路は１本あるいは３本以上であっても
よい。１本のデータ伝送路からデータを参照する場合
は、前後して送られてくるデータの組を検出することに
なる。
また、同時に検出すべきデータの数は２つのデータに限
定されることはなく、３つ以上のデータを同時に検知す
るようにしてもよい。
定されることはなく、３つ以上のデータを同時に検知す
るようにしてもよい。
さらに、上記各実施例では連続して配置された２つのラ
ッチ手段の間のデータ検知区間として規定したが、これ
ら２つのラッチ手段の間にさらに他のラッチ手段が入る
ような構成も勿論可能である。
ッチ手段の間のデータ検知区間として規定したが、これ
ら２つのラッチ手段の間にさらに他のラッチ手段が入る
ような構成も勿論可能である。
［発明の効果］ 以上のように、この発明によれば、小規模な回路を付加
するだけで非同期データの中からデータ処理に必要なタ
イミング条件で入力されたデータの組だけを容易に検出
できシステムの効率的な稼動が達成できる。
するだけで非同期データの中からデータ処理に必要なタ
イミング条件で入力されたデータの組だけを容易に検出
できシステムの効率的な稼動が達成できる。
第１図はこの発明の一実施例の構成を示す図である。 第２図は第１図に示すラッチ手段Ｄの構成の一例を示す
図である。 第３図はこの発明の他の実施例の構成を示す図である。 第４図は第３図に示すデータ検知手段21Aの構成の一例
を示す図である。 第５図は第３図に示す共存検知手段４の構成の一例を示
す図である。 第６図は第４図に示すデータ検知手段21Aの動作を説明
するためのタイムチャートである。 第７図は第５図に示す共存検知手段４の動作を説明する
ためのタイムチャートである。 図において、1Aおよび1Bはデータ伝送路、Ｄはラッチ手
段、４は共存検知手段、11A,12A,11B,12Bはデータ処理
手段、21A,22A,21B,22Bはデータ検知手段、31A,32A,31
B,32Bはデータ保持手段を示す。
図である。 第３図はこの発明の他の実施例の構成を示す図である。 第４図は第３図に示すデータ検知手段21Aの構成の一例
を示す図である。 第５図は第３図に示す共存検知手段４の構成の一例を示
す図である。 第６図は第４図に示すデータ検知手段21Aの動作を説明
するためのタイムチャートである。 第７図は第５図に示す共存検知手段４の動作を説明する
ためのタイムチャートである。 図において、1Aおよび1Bはデータ伝送路、Ｄはラッチ手
段、４は共存検知手段、11A,12A,11B,12Bはデータ処理
手段、21A,22A,21B,22Bはデータ検知手段、31A,32A,31
B,32Bはデータ保持手段を示す。
Claims (1)
- 【請求項１】複数のラッチ手段が介挿されて構成された
少なくとも１つのデータ伝送路と、 前記ラッチ手段間を伝送されるデータの所定の処理を行
なうデータ処理手段と、 任意の前記ラッチ手段によって区切られるデータ伝送路
区間にデータが存在することを検出するデータ検出手段
と、 前記データ伝送路区間に存在するデータの一部あるいは
全部を一時的に記憶保持するデータ保持手段とを備え、 前記データ検出手段および前記データ保持手段は、複数
の前記データ伝送路区間に対応してそれぞれ複数設けら
れており、さらに 前記データ検出手段の検出結果に基づいて、複数の前記
データ伝送路区間のうち任意の組合わせのデータ伝送路
区間にデータが同時に存在する期間を検知する共存検知
手段とを備え、 前記共存検知手段の出力に基づいて前記データ保持手段
の保持データを参照することにより、前記データ伝送路
上をそれぞれ任意のタイミング条件で非同期に伝送され
るデータの中から複数のデータを同時に参照することを
特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013277A JPH0695347B2 (ja) | 1988-01-22 | 1988-01-22 | データ処理装置 |
| US07/298,954 US5123090A (en) | 1988-01-22 | 1989-01-19 | Data processing apparatus for processing asynchronous data in an asynchronous type data flow computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013277A JPH0695347B2 (ja) | 1988-01-22 | 1988-01-22 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188947A JPH01188947A (ja) | 1989-07-28 |
| JPH0695347B2 true JPH0695347B2 (ja) | 1994-11-24 |
Family
ID=11828709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013277A Expired - Fee Related JPH0695347B2 (ja) | 1988-01-22 | 1988-01-22 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5123090A (ja) |
| JP (1) | JPH0695347B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2579246B2 (ja) * | 1990-12-21 | 1997-02-05 | シャープ株式会社 | データ伝送装置 |
| US5257384A (en) * | 1991-09-09 | 1993-10-26 | Compaq Computer Corporation | Asynchronous protocol for computer system manager |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4549047A (en) * | 1982-07-22 | 1985-10-22 | Voicemail International, Inc. | Digitized voice message storage system |
| US4564901A (en) * | 1983-07-21 | 1986-01-14 | Burroughs Corporation | Method of performing a sequence of related activities via multiple asynchronously intercoupled digital processors |
| US4876644A (en) * | 1987-10-30 | 1989-10-24 | International Business Machines Corp. | Parallel pipelined processor |
-
1988
- 1988-01-22 JP JP63013277A patent/JPH0695347B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-19 US US07/298,954 patent/US5123090A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5123090A (en) | 1992-06-16 |
| JPH01188947A (ja) | 1989-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |