JPS6111997A - レジスタ - Google Patents
レジスタInfo
- Publication number
- JPS6111997A JPS6111997A JP59132366A JP13236684A JPS6111997A JP S6111997 A JPS6111997 A JP S6111997A JP 59132366 A JP59132366 A JP 59132366A JP 13236684 A JP13236684 A JP 13236684A JP S6111997 A JPS6111997 A JP S6111997A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- stage
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Communication Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はレジスタ、特にファーストインファーストアウ
トレジスタ（以下、英字の頭文字をとってＦＩＦＯレジ
スタと記す）Ｋ関するものである。
トレジスタ（以下、英字の頭文字をとってＦＩＦＯレジ
スタと記す）Ｋ関するものである。
（従来の技術）
非同期なシステム間でデータの受け渡しを行う場合に、
バッファレジスタとしてＦＩＦＯレジスタを使用するこ
とにより個々のデータ転送に対する制御を行わずにデー
タの受け渡しを行うことができる。かかるＦ工ＦＯレジ
スタはレジスタ内の前段にデータがなければ順次データ
を後段の方につめて行くことによって、レジメタの段数
までのデータの蓄積を可能とし、出力は後段のレジスタ
から順次行うものである。
バッファレジスタとしてＦＩＦＯレジスタを使用するこ
とにより個々のデータ転送に対する制御を行わずにデー
タの受け渡しを行うことができる。かかるＦ工ＦＯレジ
スタはレジスタ内の前段にデータがなければ順次データ
を後段の方につめて行くことによって、レジメタの段数
までのデータの蓄積を可能とし、出力は後段のレジスタ
から順次行うものである。
このようなデータ転送用のＦＩＦＯは高速動作が望まれ
るのでシフトレジスタ的にデータ入力からデータ出力に
データがシフトされる型式のＰＩＦＯが使用されている
。
るのでシフトレジスタ的にデータ入力からデータ出力に
データがシフトされる型式のＰＩＦＯが使用されている
。
第１図が従来技術を説明する図で、データレジスタｔｏ
、１１，１２，１３、コントロールレジスタ２０，２１
，２２．２３から成シ、４段構成をしている。コントロ
ールレジスタ２０，２１゜２２．２３はその段にデータ
があることを記憶する機能と前後のコントロールレジス
タの記憶内容からデータのシフトを制御する機能を有す
る。
、１１，１２，１３、コントロールレジスタ２０，２１
，２２．２３から成シ、４段構成をしている。コントロ
ールレジスタ２０，２１゜２２．２３はその段にデータ
があることを記憶する機能と前後のコントロールレジス
タの記憶内容からデータのシフトを制御する機能を有す
る。
各コントロールレジスタ２０． ２１． ２２゜２３は
順に接続されデータのシフトに必要な信号を供給し合う
。初めのコントロールレジスタ２０には書込信号が加え
られる。
順に接続されデータのシフトに必要な信号を供給し合う
。初めのコントロールレジスタ２０には書込信号が加え
られる。
まり、終段のコントロールレジスタ２３からは読出し信
号が出力される。
号が出力される。
各コントロールレジスタから各段のデータレジスタには
それぞれデータの転送制御の為の信号が加えられている
。データレジスタｔｏ、１１゜１２．１３は順に接続さ
れある段の出力が次段のデータ入力となる。
それぞれデータの転送制御の為の信号が加えられている
。データレジスタｔｏ、１１゜１２．１３は順に接続さ
れある段の出力が次段のデータ入力となる。
この構成で、いま入力データが４つ入るときの動作を次
に説明する。
に説明する。
第２図が動作を説明する図で、書込信号によりデータレ
ジスタ１０にデータが書き込まれると同時にコントロー
ルレジスタ２０がこのことを記憶する。すると、次段に
データがないのでコントロールレジスタ２Ｑによりデー
タが次のデータレジスタ１１に転送し、コントロールレ
ジスタ２０はデータがなくなったことを示す。以下順次
データがデータレジスタ１２．１３と転送されてデータ
レジスタ１３にデータが移るとそこでデータ転送は止ま
る。
ジスタ１０にデータが書き込まれると同時にコントロー
ルレジスタ２０がこのことを記憶する。すると、次段に
データがないのでコントロールレジスタ２Ｑによりデー
タが次のデータレジスタ１１に転送し、コントロールレ
ジスタ２０はデータがなくなったことを示す。以下順次
データがデータレジスタ１２．１３と転送されてデータ
レジスタ１３にデータが移るとそこでデータ転送は止ま
る。
次に３つのデータを入れると同様にデータがコントロー
ルレジスタの制御のもとにデータレジスタを転送し、次
段にデータがあるところまで転送されて止まる。ここで
コントロールレジスタは移動中のデータが一瞬存在する
。場合もデータが止まって在る場合も同様にデータの存
在を示すように働らく。
ルレジスタの制御のもとにデータレジスタを転送し、次
段にデータがあるところまで転送されて止まる。ここで
コントロールレジスタは移動中のデータが一瞬存在する
。場合もデータが止まって在る場合も同様にデータの存
在を示すように働らく。
（発明が解決しようとする問題点）
ある段までのデータレジスタが一杯でそれ以上の一一タ
を書き込めないことを知る要求がある場合には初段のコ
ントロールレジスタ２０の記憶内容では判定できない。
を書き込めないことを知る要求がある場合には初段のコ
ントロールレジスタ２０の記憶内容では判定できない。
本発明の目的はかかる要求を満たすべ（ＦＩＦＯのデー
タシフト中でも注目する段までデータが一杯であること
を示すことができるレジスタを得ることにある。
タシフト中でも注目する段までデータが一杯であること
を示すことができるレジスタを得ることにある。
（問題点を解決するための手段）
本発明によれば、複数のデータレジスタとそれらに対応
するコントロールレジスタとが従属接続されたレジスタ
において、所定段のコントロールレジスタの入力と次段
のコントロールレジスタの出力との論理積でセットされ
、前記所定段のコントロールレジスタの反転出力でリセ
ットされるフリップ・フロップを有するレジスタを得る
。
するコントロールレジスタとが従属接続されたレジスタ
において、所定段のコントロールレジスタの入力と次段
のコントロールレジスタの出力との論理積でセットされ
、前記所定段のコントロールレジスタの反転出力でリセ
ットされるフリップ・フロップを有するレジスタを得る
。
（実施例）
次に、図面を参照して本発明をよル詳細に説明する。
第３図は本発明の一実施例を示すもので、４段のデータ
レジスタ１０，１１，１２，１３、コントロールレジス
タ２０，２１，２２，２３、フリップフロップ３０、Ａ
ＮＤゲート４０．インバータ５０を含んで匹る。データ
レジスタｔｏ、ｉｉ。
レジスタ１０，１１，１２，１３、コントロールレジス
タ２０，２１，２２，２３、フリップフロップ３０、Ａ
ＮＤゲート４０．インバータ５０を含んで匹る。データ
レジスタｔｏ、ｉｉ。
’１２．１３とコントロールレジスタ２０，２１゜２２
．２３とは第１図の従来例と同じ構成である。
．２３とは第１図の従来例と同じ構成である。
簡単のため初段に本発明を適用したＦＩＦＯを示してｉ
る。コントミールレジスタ２ｏの記憶回路の内容をイン
バータ５０で反転し、７リツプフロツプ３０のリセット
端子Ｂに入力する。ＡＮＤゲ−）４０が７リツプ７０ツ
ブ３ｏの゛セット端子ＳＫ入力される。、ＡＮＤグー）
４０には書込み信号と、次段？コン）ａ−ルレジスタ２
１の記憶回路の出力が入力される。
る。コントミールレジスタ２ｏの記憶回路の内容をイン
バータ５０で反転し、７リツプフロツプ３０のリセット
端子Ｂに入力する。ＡＮＤゲ−）４０が７リツプ７０ツ
ブ３ｏの゛セット端子ＳＫ入力される。、ＡＮＤグー）
４０には書込み信号と、次段？コン）ａ−ルレジスタ２
１の記憶回路の出力が入力される。
ここで、第２図に示すように従来例と同様にデータを入
力した場合、３つ目のデータ入力後コントロールレジス
タ２１はデータがあることを記憶しておシ、ここで４つ
目のデータが入力されるとＡＮＤゲート４０の出力がハ
イレベルとな）フリップフロップ３０がセットされる。
力した場合、３つ目のデータ入力後コントロールレジス
タ２１はデータがあることを記憶しておシ、ここで４つ
目のデータが入力されるとＡＮＤゲート４０の出力がハ
イレベルとな）フリップフロップ３０がセットされる。
またデータが読み出された場合にコントロールレジスタ
２０がデータがないことを示し、インバータ５０によっ
てフリップフロップ３０はリセットされる。このフリッ
プフロップ３０がセットされるまでは非同期にデータを
書き込むことができ、デ゛−夕の授受を容易ならしめる
。
２０がデータがないことを示し、インバータ５０によっ
てフリップフロップ３０はリセットされる。このフリッ
プフロップ３０がセットされるまでは非同期にデータを
書き込むことができ、デ゛−夕の授受を容易ならしめる
。
このように本発明により、簡単な回路付加で利用度の高
いＦＩＦＯを実現することができる。
いＦＩＦＯを実現することができる。
第１図は従来のレジスタを示すブロック図、゛第２図は
その動作を説明するタイミングチャートである。第３図
は本憚明の一実施例を示すブロック図である。 ｔｏ、１１，１２．１３・・・−・・データレジスタ、
２０．２１，２２．２３・・・・・・コントロールレジ
スタ、３０・・・・・・フリップフロップ、４０・・・
・・・ＡＮＤ回路、５０・・・・・・インバータ。 峯１ 回 卒２別 ￥３酊 手続補正書（自発） 特許庁長官 殿 ・ネ １、事件の表示 昭和５９年特 許 願第１３２３
６６号２、発明の名称 し ジ ス タ ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関 本 忠 拡 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル５、補正の対象 明細書の「発明の詳細な説明」の楠 ６、補正の内容 明細書（１）ＷＥ ａ 頁１７〜１８行目の「コントロ
ールレジスタ２３がらは胱出し信号が出方される０」を
「コントロールレジスタ２３には読出し信号が入力され
る＠」に訂正する。
その動作を説明するタイミングチャートである。第３図
は本憚明の一実施例を示すブロック図である。 ｔｏ、１１，１２．１３・・・−・・データレジスタ、
２０．２１，２２．２３・・・・・・コントロールレジ
スタ、３０・・・・・・フリップフロップ、４０・・・
・・・ＡＮＤ回路、５０・・・・・・インバータ。 峯１ 回 卒２別 ￥３酊 手続補正書（自発） 特許庁長官 殿 ・ネ １、事件の表示 昭和５９年特 許 願第１３２３
６６号２、発明の名称 し ジ ス タ ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関 本 忠 拡 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル５、補正の対象 明細書の「発明の詳細な説明」の楠 ６、補正の内容 明細書（１）ＷＥ ａ 頁１７〜１８行目の「コントロ
ールレジスタ２３がらは胱出し信号が出方される０」を
「コントロールレジスタ２３には読出し信号が入力され
る＠」に訂正する。
Claims (2)
- （１）多段のデータレジスタと、各段毎に設けられ、該
段に有効なデータがデータレジスタに存在するかどうか
を記憶するとともにこの記憶内容により次段にデータが
存在しない場合にはその段のデータレジスタのデータを
次段へ転送し、この段のデータレジスタにデータが存在
しない時でその前段のデータレジスタにデータがあれば
そのデータをその段のデータレジスタに受け取るという
データシフトコントロールを行うコントロール用レジス
タと、所定段のコントロールレジスタのその段のデータ
レジスタにデータがないことを示す出力によってリセッ
トされ、かつ次段のコントロールレジスタの次段のデー
タレジスタにデータが在ることを示す出力と前記所定段
へのデータ書込み信号とでセットされるフリップフロッ
プとを有することを特徴とするレジスタ。 - （２）前記所定段は初段である特許請求の範囲第１項記
載のレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132366A JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132366A JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6111997A true JPS6111997A (ja) | 1986-01-20 |
| JPH0376557B2 JPH0376557B2 (ja) | 1991-12-05 |
Family
ID=15079686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132366A Granted JPS6111997A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315893A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | メモリ回路 |
-
1984
- 1984-06-27 JP JP59132366A patent/JPS6111997A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315893A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376557B2 (ja) | 1991-12-05 |
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