JPH01164141A - 並列データ同期回路 - Google Patents
並列データ同期回路Info
- Publication number
- JPH01164141A JPH01164141A JP62321309A JP32130987A JPH01164141A JP H01164141 A JPH01164141 A JP H01164141A JP 62321309 A JP62321309 A JP 62321309A JP 32130987 A JP32130987 A JP 32130987A JP H01164141 A JPH01164141 A JP H01164141A
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- Pending
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- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトークンパッシング方式の通信を行なうための
インタフェースを制御する装置に係シ、複数ビット単位
の入力データを複数組み蓄積する方式を用いた回路規模
が小さく集積回路として構成するに適した並列チーター
Ｊ期回路忙関する。
インタフェースを制御する装置に係シ、複数ビット単位
の入力データを複数組み蓄積する方式を用いた回路規模
が小さく集積回路として構成するに適した並列チーター
Ｊ期回路忙関する。
従来の装置は、装置のクロックと非同期に到来するデー
タを装置のクロックに同期して出力する為にビット同期
を用いていた。特開昭５６−９６５５２号公報に記載の
方式では複数ビット単位にデータをセットするレジスタ
を備えているが、必要とするバッファ容量の増加に伴い
その回路規模の増加が無視できなくなシ集槓化が困難と
なる欠点がある。
タを装置のクロックに同期して出力する為にビット同期
を用いていた。特開昭５６−９６５５２号公報に記載の
方式では複数ビット単位にデータをセットするレジスタ
を備えているが、必要とするバッファ容量の増加に伴い
その回路規模の増加が無視できなくなシ集槓化が困難と
なる欠点がある。
上記従来技術は例えば第４図に示す方式がある。
入力直列データＤｉｎはシフトレジスタ２９１ノフリツ
プフロツプ２０１のデータ入力に加えられ、ビットクロ
ックＢＣｉｎＫよりフリップフロップ２０２〜２０８゜
へ順次シフトされる。シフトレジスタ２９１の出力２５
１〜２５８のデータはフリップフロップ２０９〜２１６
よりなるレジスタ２９２にワード同期信号ＷＣｉｎによ
シセットされる。レジスタ２９２の出力２５９〜２６６
のデータはゲート２１７〜２６８よシなる選択回路を通
してフリップフロップ２５９〜２４６にビットク” り
ＢＣｏｕｔ によりセットされる。２９３はシストレ
ジスタとして機能する。フリップフロップ２３９〜２４
６の出力２６７〜２７４のデータは順次シフトされ、フ
リップ７０ツブ２４７〜２５０よシなるレジスタ２９４
にワード同期信号ＷＣｏｕｔにょシセットされる。第５
図は上述の回路動作を示すタイムチャートである。この
方式では、バッファ容量をふやそうとするとシフトレジ
スタ２９１、レジスタ２９２、シフトレジスタ２９３の
ゲート数が増加するという問題があった。
プフロツプ２０１のデータ入力に加えられ、ビットクロ
ックＢＣｉｎＫよりフリップフロップ２０２〜２０８゜
へ順次シフトされる。シフトレジスタ２９１の出力２５
１〜２５８のデータはフリップフロップ２０９〜２１６
よりなるレジスタ２９２にワード同期信号ＷＣｉｎによ
シセットされる。レジスタ２９２の出力２５９〜２６６
のデータはゲート２１７〜２６８よシなる選択回路を通
してフリップフロップ２５９〜２４６にビットク” り
ＢＣｏｕｔ によりセットされる。２９３はシストレ
ジスタとして機能する。フリップフロップ２３９〜２４
６の出力２６７〜２７４のデータは順次シフトされ、フ
リップ７０ツブ２４７〜２５０よシなるレジスタ２９４
にワード同期信号ＷＣｏｕｔにょシセットされる。第５
図は上述の回路動作を示すタイムチャートである。この
方式では、バッファ容量をふやそうとするとシフトレジ
スタ２９１、レジスタ２９２、シフトレジスタ２９３の
ゲート数が増加するという問題があった。
本発明の目的は、バッファ容量の増加に対応する回路ｍ
僕の増大をできるだけおさえ集積回路に通したデータ同
期回路ｔ−提供することにある。
僕の増大をできるだけおさえ集積回路に通したデータ同
期回路ｔ−提供することにある。
上記目的は、ｌ１ｇ３図に示すように複数ビットのデー
タをラッチ可能なレジスタを複数組み備えその選択回路
を付加することによシ、レジスタにデータをラッチして
から次のデータをラッチするまでの時間を複数組みのレ
ジスタ群で拡大する方式を用いることによシ達成される
。
タをラッチ可能なレジスタを複数組み備えその選択回路
を付加することによシ、レジスタにデータをラッチして
から次のデータをラッチするまでの時間を複数組みのレ
ジスタ群で拡大する方式を用いることによシ達成される
。
複数組みのレジスタを備える方式を採用することＫより
、バッファ容量の増加を実現するための回路規模の増大
はレジスタの追加と若干の制御部分の回路の追７７０ｆ
更のみとなシ、その回路は従来技術を用いたものに比べ
大幅なゲート数の削減が可能となる。
、バッファ容量の増加を実現するための回路規模の増大
はレジスタの追加と若干の制御部分の回路の追７７０ｆ
更のみとなシ、その回路は従来技術を用いたものに比べ
大幅なゲート数の削減が可能となる。
以下、本発明の一実施例を第１図および第２図によシ説
明する。本実施例は、入力直列データの直列／並列変換
を行なうシフトレジスタ４９１、複数ビット単位のデー
タをセット可能なレジスタ４９２．４９３、データの選
択を行なうセレクタ４９４、それに選択されたデータを
セットするレジスタ４９５よシ構成される。本実施例は
、データの処理を４ｂｉｔ単位で行なう構成になってい
る。入力直列データＤｉｎはシフトレジスタ４９１のフ
リップフロップ４０１のデータ入力に加えられ、ビット
クロックＢＣｉｎによ）フリップフロップ４０２〜４０
４へ順次シフトされる。シフトレジスタ４９１の出力４
３１〜４３４のデータは、フリップフロップ４０５〜４
０８よシなるレジスタ４９２、フリップフロップ４０９
〜４１２よシなるレジスタ４９３にセレクト信号ＷｓＦ
Ｌｉｎ トワード同期信号ＷＣｉｎｉ用いて複数ビット
単位に交互にセットされる。レジスタ４９２の出力４３
５〜４３８ ・のデータとレジスタ４９３の出力４３
９〜４４２のデータは、セレクト信号Ｗ８ＦＬｏｕｔ
とセレクタ４９４（ゲート４１５〜４２６よシなる）ｔ
−用いて交互に選択されワード同期信号ＷＣｏｕｔで７
リソプフロツプ４２７〜４３０よシなるレジスタ４９５
の出力として並列データＤＯｏｕｔ ＝ Ｄ ３ｏｕｔ
が得られる。本実施例によればバッファ容量を増加させ
るための回路変更は、レジスタ４９２ 、４９３と同等
のレジスタの追加とワード同期信号を生成する回路の変
更のみとなる。第４図（従来例）と第１図（発明実施例
）の比較で明らかなように回路規模の削減に効果がある
。第２図は上述の回路動作を示すタイムチャートである
。
明する。本実施例は、入力直列データの直列／並列変換
を行なうシフトレジスタ４９１、複数ビット単位のデー
タをセット可能なレジスタ４９２．４９３、データの選
択を行なうセレクタ４９４、それに選択されたデータを
セットするレジスタ４９５よシ構成される。本実施例は
、データの処理を４ｂｉｔ単位で行なう構成になってい
る。入力直列データＤｉｎはシフトレジスタ４９１のフ
リップフロップ４０１のデータ入力に加えられ、ビット
クロックＢＣｉｎによ）フリップフロップ４０２〜４０
４へ順次シフトされる。シフトレジスタ４９１の出力４
３１〜４３４のデータは、フリップフロップ４０５〜４
０８よシなるレジスタ４９２、フリップフロップ４０９
〜４１２よシなるレジスタ４９３にセレクト信号ＷｓＦ
Ｌｉｎ トワード同期信号ＷＣｉｎｉ用いて複数ビット
単位に交互にセットされる。レジスタ４９２の出力４３
５〜４３８ ・のデータとレジスタ４９３の出力４３
９〜４４２のデータは、セレクト信号Ｗ８ＦＬｏｕｔ
とセレクタ４９４（ゲート４１５〜４２６よシなる）ｔ
−用いて交互に選択されワード同期信号ＷＣｏｕｔで７
リソプフロツプ４２７〜４３０よシなるレジスタ４９５
の出力として並列データＤＯｏｕｔ ＝ Ｄ ３ｏｕｔ
が得られる。本実施例によればバッファ容量を増加させ
るための回路変更は、レジスタ４９２ 、４９３と同等
のレジスタの追加とワード同期信号を生成する回路の変
更のみとなる。第４図（従来例）と第１図（発明実施例
）の比較で明らかなように回路規模の削減に効果がある
。第２図は上述の回路動作を示すタイムチャートである
。
本発明によれば、高速データ転送を可能とするためデー
タの並列処理を行なう装置において、ＬＳＩ化に適した
回路構成の簡単なデータ同期回路を提供できる効果があ
る。
タの並列処理を行なう装置において、ＬＳＩ化に適した
回路構成の簡単なデータ同期回路を提供できる効果があ
る。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作タイムチャート、第３図は本発明の説明のための機
能ブロック図、第４図は従来例を示す回路図、第５図は
第４図の動作タイムチャートである。 ２０１〜２１６．２５９〜２５０．４０１〜４１２．４
２７〜４３０・・・フリップフロップ、２１７〜２３８
．４１５〜４２６・・・ゲート、２９１．２９５．４９
１ ・・・シフトレジスタ、２９２．２９４、４９２．
４９３．４９５ ・・・レジスタ、４９４・・・セレク
タ。 第 ２ 図
動作タイムチャート、第３図は本発明の説明のための機
能ブロック図、第４図は従来例を示す回路図、第５図は
第４図の動作タイムチャートである。 ２０１〜２１６．２５９〜２５０．４０１〜４１２．４
２７〜４３０・・・フリップフロップ、２１７〜２３８
．４１５〜４２６・・・ゲート、２９１．２９５．４９
１ ・・・シフトレジスタ、２９２．２９４、４９２．
４９３．４９５ ・・・レジスタ、４９４・・・セレク
タ。 第 ２ 図
Claims (1)
- １、装置のクロックに非同期の入力直列データを、直列
／並列変換した後に装置のクロックに同期して出力する
並列データ同期回路において、並列データのビット数に
等しい数のフリップフロップを複数組み備え、選択回路
でそのフリップフロップの組みを順番に選択して入力直
列データに同期したクロックで並列データをセットし、
別の選択回路でフリップフロップの組みを順番に選択し
て装置のクロックで並列データを読出すことを特徴とす
る並列データ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321309A JPH01164141A (ja) | 1987-12-21 | 1987-12-21 | 並列データ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321309A JPH01164141A (ja) | 1987-12-21 | 1987-12-21 | 並列データ同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01164141A true JPH01164141A (ja) | 1989-06-28 |
Family
ID=18131141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321309A Pending JPH01164141A (ja) | 1987-12-21 | 1987-12-21 | 並列データ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01164141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233841A (ja) * | 1990-06-29 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | デジタルデータの再生・直並列化回路 |
| JPH05252148A (ja) * | 1992-03-06 | 1993-09-28 | Fujitsu Ltd | クロック乗換回路 |
-
1987
- 1987-12-21 JP JP62321309A patent/JPH01164141A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233841A (ja) * | 1990-06-29 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | デジタルデータの再生・直並列化回路 |
| JPH05252148A (ja) * | 1992-03-06 | 1993-09-28 | Fujitsu Ltd | クロック乗換回路 |
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