JP3008637B2 - ディジタル復調回路 - Google Patents
ディジタル復調回路Info
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Description
【０００１】
【産業上の利用分野】本発明は可変長符号より固定長符
号に復調するディジタル復調回路に関する。
号に復調するディジタル復調回路に関する。
【０００２】
【従来の技術】図３は従来の可変長符号を固定長符号に
復調する回路の一例を示した図である（特公昭５５ー２
６４９４公報）。この従来の回路は、直列の可変長符号
（図３では（２，７）変調符号）を直列の固定長符号
（図３ではバイナリ符号）に復調する回路である。入力
された直列データは、フリップフロップ８よりフリップ
フロップ２３を直列に接続したシフトレジスタに入力さ
れて、そのシフトレジスタの各出力をデコードすること
で復調している。なお、図３において、８〜２５はフリ
ップフロップ、２６〜２８はインバータ、２９はＯＲ回
路、３０〜３３はＡＮＤ回路である。
復調する回路の一例を示した図である（特公昭５５ー２
６４９４公報）。この従来の回路は、直列の可変長符号
（図３では（２，７）変調符号）を直列の固定長符号
（図３ではバイナリ符号）に復調する回路である。入力
された直列データは、フリップフロップ８よりフリップ
フロップ２３を直列に接続したシフトレジスタに入力さ
れて、そのシフトレジスタの各出力をデコードすること
で復調している。なお、図３において、８〜２５はフリ
ップフロップ、２６〜２８はインバータ、２９はＯＲ回
路、３０〜３３はＡＮＤ回路である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の復調回路は、入力された直列データをシフトレジス
タにて直接処理を行っている為に、入力クロックと同じ
スピードで動作しなければならない。この様な回路は、
高転送レートのデータの復調を行う場合に、ＥＣＬ（em
itter coupled logic）など高速デバイスが必要となっ
て、高度なディジタル回路技術が必要となり、技術的に
困難となる場合が多くなる。
来の復調回路は、入力された直列データをシフトレジス
タにて直接処理を行っている為に、入力クロックと同じ
スピードで動作しなければならない。この様な回路は、
高転送レートのデータの復調を行う場合に、ＥＣＬ（em
itter coupled logic）など高速デバイスが必要となっ
て、高度なディジタル回路技術が必要となり、技術的に
困難となる場合が多くなる。
【０００４】本発明は、かかる点に鑑み、高転送レート
の固定長符号データの復調をスピードの遅い回路で行え
るディジタル復調回路を提供することを目的とする。
の固定長符号データの復調をスピードの遅い回路で行え
るディジタル復調回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記問題を解決するため
に本発明のディジタル復調回路は、可変長符号のディジ
タル並列データを入力し、前記可変長符号のディジタル
並列データを固定長符号に復調して固定長符号のディジ
タル並列データを出力するとともに、前記固定長符号の
ディジタル並列データに含まれている復調された後のビ
ット数を示す固定長符号ビット数を出力し、可変長符号
を固定長符号に復調する時に復調の切れ目が前記可変長
符号のディジタル並列データの幅に一致していないため
に生じる前記可変長符号のディジタル並列データの余り
を示す可変長符号のディジタル並列余りビットと前記可
変長符号のディジタル並列余りビットに含まれている余
りのビット数を示す余りビット数とを出力する論理回路
と、前記可変長符号のディジタル並列余りビットと前記
余りビット数とを入力するとともに、前記可変長符号の
ディジタル並列データの入力に同期したデータ確定パル
スで前記論理回路に出力するフリップフロップとを具備
し、前記論理回路は可変長符号を固定長符号に復調する
時、前のデータ確定パルスに対する可変長符号のディジ
タル並列余りビット及び前記余りビット数を入力し、復
調前の可変長符号のディジタル並列データの最上位側に
前記可変長符号のディジタル並列余りビットを付けて復
調する構成となっている。
に本発明のディジタル復調回路は、可変長符号のディジ
タル並列データを入力し、前記可変長符号のディジタル
並列データを固定長符号に復調して固定長符号のディジ
タル並列データを出力するとともに、前記固定長符号の
ディジタル並列データに含まれている復調された後のビ
ット数を示す固定長符号ビット数を出力し、可変長符号
を固定長符号に復調する時に復調の切れ目が前記可変長
符号のディジタル並列データの幅に一致していないため
に生じる前記可変長符号のディジタル並列データの余り
を示す可変長符号のディジタル並列余りビットと前記可
変長符号のディジタル並列余りビットに含まれている余
りのビット数を示す余りビット数とを出力する論理回路
と、前記可変長符号のディジタル並列余りビットと前記
余りビット数とを入力するとともに、前記可変長符号の
ディジタル並列データの入力に同期したデータ確定パル
スで前記論理回路に出力するフリップフロップとを具備
し、前記論理回路は可変長符号を固定長符号に復調する
時、前のデータ確定パルスに対する可変長符号のディジ
タル並列余りビット及び前記余りビット数を入力し、復
調前の可変長符号のディジタル並列データの最上位側に
前記可変長符号のディジタル並列余りビットを付けて復
調する構成となっている。
【０００６】
【作用】本発明は上記した構成によって、可変長符号を
固定長符号に復調する時に、余りビット出力を次の入力
パルスの可変長符号入力データの最上位側に付けて一緒
に復調することができ、並列データでの復調ができる。
固定長符号に復調する時に、余りビット出力を次の入力
パルスの可変長符号入力データの最上位側に付けて一緒
に復調することができ、並列データでの復調ができる。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例におけるデ
ィジタル復調回路の基本構成を示すブロック図で、ディ
ジタル復調回路は、論理回路１とフリップフロップ２と
バッファ回路３とから構成されている。論理回路１は、
可変長符号のディジタル並列データ（以後復調前データ
と言う）ａをデータ確定パルス（以後入力パルスと言
う）ｂに同期させて入力し、論理回路１にて、内部で並
列データのままで復調し、固定長符号のディジタル並列
データ（以後復調後データと言う）ｃ及びその中に含ま
れている復調された後の固定長符号ビット数出力（以後
復調ビット数出力と言う）ｄを出力するものである。
しながら説明する。図１は本発明の一実施例におけるデ
ィジタル復調回路の基本構成を示すブロック図で、ディ
ジタル復調回路は、論理回路１とフリップフロップ２と
バッファ回路３とから構成されている。論理回路１は、
可変長符号のディジタル並列データ（以後復調前データ
と言う）ａをデータ確定パルス（以後入力パルスと言
う）ｂに同期させて入力し、論理回路１にて、内部で並
列データのままで復調し、固定長符号のディジタル並列
データ（以後復調後データと言う）ｃ及びその中に含ま
れている復調された後の固定長符号ビット数出力（以後
復調ビット数出力と言う）ｄを出力するものである。
【０００８】入力された復調前データａは、論理回路１
に入力される。論理回路１は、復調の切れ目が復調前デ
ータａの幅に一致しない為生じる可変長符号のディジタ
ル並列データの余りを示す可変長符号のディジタル並列
余りビット出力（以後余りビット出力と言う）ｅ及びそ
の中に含まれている余りのビット数を示す余りビット数
出力ｆを、入力パルスｂで動作するフリップフロップ２
に出力し、このフリップフロップ２を介して可変長符号
のディジタル並列余りビット入力（以後余りビット入力
と言う）ｇ及びその中に含まれている余りのビット数を
示す余りビット数入力ｈを入力する。
に入力される。論理回路１は、復調の切れ目が復調前デ
ータａの幅に一致しない為生じる可変長符号のディジタ
ル並列データの余りを示す可変長符号のディジタル並列
余りビット出力（以後余りビット出力と言う）ｅ及びそ
の中に含まれている余りのビット数を示す余りビット数
出力ｆを、入力パルスｂで動作するフリップフロップ２
に出力し、このフリップフロップ２を介して可変長符号
のディジタル並列余りビット入力（以後余りビット入力
と言う）ｇ及びその中に含まれている余りのビット数を
示す余りビット数入力ｈを入力する。
【０００９】即ち、１パルスで復調するデータは、復調
回路外部より入力された復調前データａと前の入力パル
スｂに対する余りビット入力ｇ及び余りビット数入力ｈ
を合わせたデータであり、論理回路１の出力は、復調後
データｃおよび復調ビット数出力ｄと、余りビット出力
ｅおよび余りビット数出力ｆである。また、バッファ回
路３は、復調後データｃ及び復調ビット数出力ｄを入力
とし、全てのビットが復調された後のビットになってい
る全ビット復調並列データｉを出力する。
回路外部より入力された復調前データａと前の入力パル
スｂに対する余りビット入力ｇ及び余りビット数入力ｈ
を合わせたデータであり、論理回路１の出力は、復調後
データｃおよび復調ビット数出力ｄと、余りビット出力
ｅおよび余りビット数出力ｆである。また、バッファ回
路３は、復調後データｃ及び復調ビット数出力ｄを入力
とし、全てのビットが復調された後のビットになってい
る全ビット復調並列データｉを出力する。
【００１０】以上の構成によれば、可変長符号を固定長
符号に復調する時に、余りビット出力ｅを次の入力パル
スｂの復調前データａの最上位側に付けて一緒に復調す
ることができ、並列データでの復調ができる。
符号に復調する時に、余りビット出力ｅを次の入力パル
スｂの復調前データａの最上位側に付けて一緒に復調す
ることができ、並列データでの復調ができる。
【００１１】図２は、本発明の一実施例に係るディジタ
ル復調回路のさらに具体的な構成を示すブロック図であ
る。本実施例は並列の可変長符号データを並列の固定長
符号データに復調するディジタル復調回路である。尚、
このディジタル復調回路では、復調前と復調後ではデー
タ数が半分になるとする。図２に示すように、ディジタ
ル復調回路は、ＲＯＭからなる論理回路１と、フリップ
フロップ２と、バッファ回路とから構成され、バッファ
回路は、バレルシフタ４、イネーブル付きフリップフロ
ップ５、データセレクター６、バレルシフタ・データセ
レクターコントロール７からなる。
ル復調回路のさらに具体的な構成を示すブロック図であ
る。本実施例は並列の可変長符号データを並列の固定長
符号データに復調するディジタル復調回路である。尚、
このディジタル復調回路では、復調前と復調後ではデー
タ数が半分になるとする。図２に示すように、ディジタ
ル復調回路は、ＲＯＭからなる論理回路１と、フリップ
フロップ２と、バッファ回路とから構成され、バッファ
回路は、バレルシフタ４、イネーブル付きフリップフロ
ップ５、データセレクター６、バレルシフタ・データセ
レクターコントロール７からなる。
【００１２】ここで、論理回路１は、復調前データａ
と、余りビット入力ｇと、この余りビット入力ｇに含ま
れている余りのビット数を示す余りビット数入力ｈを入
力し、復調後データｃと、この復調後データｃに含まれ
ている復調された後のビット数を示す復調ビット数出力
ｄと、可変長符号を固定長符号に復調する時に、一般
に、復調の切れ目が復調前データａの幅に一致しないた
めに生じる復調前データａの余りを示す余りビット出力
ｅと、前記余りビット出力ｅに含まれている余りのビッ
ト数を示す余りビット数出力ｆとを出力する。
と、余りビット入力ｇと、この余りビット入力ｇに含ま
れている余りのビット数を示す余りビット数入力ｈを入
力し、復調後データｃと、この復調後データｃに含まれ
ている復調された後のビット数を示す復調ビット数出力
ｄと、可変長符号を固定長符号に復調する時に、一般
に、復調の切れ目が復調前データａの幅に一致しないた
めに生じる復調前データａの余りを示す余りビット出力
ｅと、前記余りビット出力ｅに含まれている余りのビッ
ト数を示す余りビット数出力ｆとを出力する。
【００１３】フリップフロップ２は、入力パルスｂで動
作し、論理回路１の余りビット出力ｅと、論理回路１の
余りビット入力ｇとの間および余りビット数出力ｆと余
りビット数入力ｈとの間に接続されている。また、バレ
ルシフタ４、イネーブル付きのフリップフロップ５、デ
ータセレクター６、バレルシフタ・データセレクターコ
ントロール７からなるバッファ回路は、復調後データｃ
と、この復調後データｃに含まれている復調された後の
ビット数を示す復調ビット数出力ｄとを入力とし、全て
のビットが復調された後のビットである固定長符号の全
ビット復調並列データｉを出力する。
作し、論理回路１の余りビット出力ｅと、論理回路１の
余りビット入力ｇとの間および余りビット数出力ｆと余
りビット数入力ｈとの間に接続されている。また、バレ
ルシフタ４、イネーブル付きのフリップフロップ５、デ
ータセレクター６、バレルシフタ・データセレクターコ
ントロール７からなるバッファ回路は、復調後データｃ
と、この復調後データｃに含まれている復調された後の
ビット数を示す復調ビット数出力ｄとを入力とし、全て
のビットが復調された後のビットである固定長符号の全
ビット復調並列データｉを出力する。
【００１４】以下、復調動作を説明する。入力された復
調前データａは、論理回路１によって復調後データｃに
復調される。この時、一般に、可変長符号より固定長符
号への復調の切れ目が復調前データａの幅と一致しない
ため、並列データ単位の復調はできず、復調前データａ
の一部のビットが復調できなくて余る。この余りを入力
パルスｂで動作しているフリップフロップ２を通して論
理回路１の入力の最上位ビット側にフィードバックして
次の入力パルスｂで入力される復調前データａと一緒に
復調する。余りビット出力ｅのビット数は一定でないの
で、その余りビット数出力ｆを同時にフィードバックす
る。
調前データａは、論理回路１によって復調後データｃに
復調される。この時、一般に、可変長符号より固定長符
号への復調の切れ目が復調前データａの幅と一致しない
ため、並列データ単位の復調はできず、復調前データａ
の一部のビットが復調できなくて余る。この余りを入力
パルスｂで動作しているフリップフロップ２を通して論
理回路１の入力の最上位ビット側にフィードバックして
次の入力パルスｂで入力される復調前データａと一緒に
復調する。余りビット出力ｅのビット数は一定でないの
で、その余りビット数出力ｆを同時にフィードバックす
る。
【００１５】また、復調後データｃはその中に含まれる
復調された後のビット数が一定でないので、復調された
後の復調ビット数出力ｄも同時に論理回路１より出力す
る。論理回路１より出力された復調後データｃは、入力
される復調前データａと余りビット出力ｅとのデータ幅
の半分のデータ幅のデータがバレルシフタ４に入力さ
れ、前のクロックでの復調後データｃに引き続いてデー
タが並ぶ様にバレルシフタ４にてシフトされる。
復調された後のビット数が一定でないので、復調された
後の復調ビット数出力ｄも同時に論理回路１より出力す
る。論理回路１より出力された復調後データｃは、入力
される復調前データａと余りビット出力ｅとのデータ幅
の半分のデータ幅のデータがバレルシフタ４に入力さ
れ、前のクロックでの復調後データｃに引き続いてデー
タが並ぶ様にバレルシフタ４にてシフトされる。
【００１６】バレルシフタ４の出力は、復調前データａ
と同じデータ幅を持っていて、ビット毎のイネーブル付
きのフリップフロップ５に入力される。ビット毎のイネ
ーブル付きフリップフロップ５には、論理回路１より出
力された復調後データｃの部分だけをラッチできるよう
に、論理回路１より出力された復調後データｃに対応し
たビット毎のイネーブル入力が同時に入力される。
と同じデータ幅を持っていて、ビット毎のイネーブル付
きのフリップフロップ５に入力される。ビット毎のイネ
ーブル付きフリップフロップ５には、論理回路１より出
力された復調後データｃの部分だけをラッチできるよう
に、論理回路１より出力された復調後データｃに対応し
たビット毎のイネーブル入力が同時に入力される。
【００１７】ビット毎のイネーブル付きフリップフロッ
プ５は、２つの入力される可変長符号データｊ，ｋの幅
の半分のデータ幅のデータｍ，ｎに分かれる。分けられ
たデータｍ，ｎはデータセレクター６の２組に各々入力
される。このデータセレクター６は、バレルシフタ４の
出力データが２つのイネーブル付きフリップフロップ５
の入力の境界にまたがる、または境界に合わさってラッ
チされた時に切り替わる。バレルシフタ４のシフト量計
算及びデータセレクター６のデータ切り替えは、復調ビ
ット数よりバレルシフタ・データセレクターコントロー
ル７にて行う。
プ５は、２つの入力される可変長符号データｊ，ｋの幅
の半分のデータ幅のデータｍ，ｎに分かれる。分けられ
たデータｍ，ｎはデータセレクター６の２組に各々入力
される。このデータセレクター６は、バレルシフタ４の
出力データが２つのイネーブル付きフリップフロップ５
の入力の境界にまたがる、または境界に合わさってラッ
チされた時に切り替わる。バレルシフタ４のシフト量計
算及びデータセレクター６のデータ切り替えは、復調ビ
ット数よりバレルシフタ・データセレクターコントロー
ル７にて行う。
【００１８】これにより、可変長符号を固定長符号に復
調する時に、余りビット出力を次の入力パルスｂの可変
長符号入力データの最上位ビット側に付けて一緒に復調
することができ、並列データでの復調ができる。
調する時に、余りビット出力を次の入力パルスｂの可変
長符号入力データの最上位ビット側に付けて一緒に復調
することができ、並列データでの復調ができる。
【００１９】
【発明の効果】以上のように本発明よれば、並列可変長
符号データを並列固定長符号データに復調でき、復調回
路の動作周波数を従来直列データを復調していた場合よ
り低くでき、容易に高転送レートの固定長符号データへ
の復調を行える。
符号データを並列固定長符号データに復調でき、復調回
路の動作周波数を従来直列データを復調していた場合よ
り低くでき、容易に高転送レートの固定長符号データへ
の復調を行える。
【図１】本発明の一実施例におけるディジタル復調回路
の基本構成を示すブロック図
の基本構成を示すブロック図
【図２】本発明の他の実施例におけるディジタル復調回
路のブロック図
路のブロック図
【図３】従来の復調回路を表すブロック図
１ 論理回路 ２ フリップフロップ ３ バッファ回路 ４ バレルシフタ ５ イネーブル付きフリップフロップ ６ データセレクタ ７ バレルシフタ・データセレクターコントロール ａ 可変長符号のディジタル並列データ ｂ データ確定パルス ｃ 固定長符号のディジタル並列データ ｄ 固定長符号ビット数出力 ｅ ディジタル並列余りビット出力 ｆ 余りビット数出力 ｇ ディジタル並列余りビット入力 ｈ 余りビット数入力 ｉ 全ビット復調並列データ
Claims (2)
- 【請求項１】 可変長符号のディジタル並列データを入
力し、前記可変長符号のディジタル並列データを固定長
符号に復調して固定長符号のディジタル並列データを出
力するとともに、前記固定長符号のディジタル並列デー
タに含まれている復調された後のビット数を示す固定長
符号ビット数を出力し、可変長符号を固定長符号に復調
する時に復調の切れ目が前記可変長符号のディジタル並
列データの幅に一致していないために生じる前記可変長
符号のディジタル並列データの余りを示す可変長符号の
ディジタル並列余りビットと前記可変長符号のディジタ
ル並列余りビットに含まれている余りのビット数を示す
余りビット数とを出力する論理回路と、前記可変長符号
のディジタル並列余りビットと前記余りビット数とを入
力するとともに、前記可変長符号のディジタル並列デー
タの入力に同期したデータ確定パルスで前記論理回路に
出力するフリップフロップとを具備し、前記論理回路は
可変長符号を固定長符号に復調する時、前のデータ確定
パルスに対する可変長符号のディジタル並列余りビット
及び前記余りビット数を入力し、復調前の可変長符号の
ディジタル並列データの最上位側に前記可変長符号のデ
ィジタル並列余りビットを付けて復調する構成のディジ
タル復調回路。 - 【請求項２】 固定長符号のディジタル並列データの出
力と前記固定長符号のディジタル並列データに含まれて
いる復調された後のビット数を示す固定長符号ビット数
の出力とを入力とし、全てのビットが復調された後のビ
ットである固定長符号のディジタル並列データを出力す
るバッファ回路を備えた請求項１記載のディジタル復調
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034658A JP3008637B2 (ja) | 1992-02-21 | 1992-02-21 | ディジタル復調回路 |
| EP92311161A EP0546795B1 (en) | 1991-12-09 | 1992-12-08 | Digital modulator or demodulator circuit |
| DE69217860T DE69217860T2 (de) | 1991-12-09 | 1992-12-08 | Digitale Modulator- oder Demodulatorschaltung |
| US07/986,966 US5422641A (en) | 1991-12-09 | 1992-12-08 | Digital modulator and demodulator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034658A JP3008637B2 (ja) | 1992-02-21 | 1992-02-21 | ディジタル復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235779A JPH05235779A (ja) | 1993-09-10 |
| JP3008637B2 true JP3008637B2 (ja) | 2000-02-14 |
Family
ID=12420544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034658A Expired - Fee Related JP3008637B2 (ja) | 1991-12-09 | 1992-02-21 | ディジタル復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008637B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012096532A (ja) * | 2010-10-29 | 2012-05-24 | Palo Alto Research Center Inc | 可変データ平版印刷システム用の清掃方法 |
| JP2012096533A (ja) * | 2010-10-29 | 2012-05-24 | Palo Alto Research Center Inc | 可変データ平版印刷システム用の被加熱インク塗布ローラ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3013381B2 (ja) * | 1990-03-28 | 2000-02-28 | ソニー株式会社 | 可変長データの復号装置 |
-
1992
- 1992-02-21 JP JP4034658A patent/JP3008637B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012096532A (ja) * | 2010-10-29 | 2012-05-24 | Palo Alto Research Center Inc | 可変データ平版印刷システム用の清掃方法 |
| JP2012096533A (ja) * | 2010-10-29 | 2012-05-24 | Palo Alto Research Center Inc | 可変データ平版印刷システム用の被加熱インク塗布ローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235779A (ja) | 1993-09-10 |
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