KR910002324B1 - Cdp의 비트클럭 추출회로 - Google Patents

Abstract

내용 없음.

Description

CDP의 비트클럭 추출회로

제1도는 CDP 변조회로도.

제2도는 제1도의 동작파형도.

제3도는 CDP 복조회로도.

제4도는 제3도의 동작파형도.

제5도는 종래의 CDP 복조 비트 클럭 발생회로도.

제6도는 본 발명에 따른 CDP 복조 비트 클럭 추출회로도.

제7도는 제6도의 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

100,200,300,400 : 제1-제4시프트 레지스터

500,600 : 제1,제2배타적 논리합게이트

700 : 논리합게이트.

본 발명은 전승데이터에 포함되는 비트클럭(bit clock)추출회로에 관한 것으로, 특히 CDP(ConditionedDiphase)의 비트클럭을 추출하는 회로에 관한 것이다.

일반적으로 CDP라함은 라인코딩(Line Coding)의 한 방식으로 널리 쓰이고 있다.

상기의 CDP 변조부호화(Coditioned Diphase Modulation Encoding)는 선로전송에서 티이밍을 쉽게 회복할 수 있는 잇점 때문에 연속적인 2진 정보를 전송하는 교환통신에 이용되고 있다.

상기 CDP 변조부호화의 콘디션닝(Conditioning)과 디페이징(Diphasing)은 연속적인 2진 정보를 전송하는데 있어서 서로 독립적이기 때문에 상기 2진 정보와 클럭을 전송시 수신측에서 클럭 리커버리(Clockrecovery)를 쉽게 할 수 있는 특징이 있다.

상기와 같은 CDP 변조부호화 회로는 제1도에 도시한 바와 같이 일단에 소정의 상태로 2진 정보화된 베이스 앤드(Base Band)(BD)와 타단으로 입력되는 소정 상태의 논리 신호를 배타적 논리합하여 콘디션드베이스 밴드(Conditioned Base Band)(CB)신호를 출력하는 배타적 논리합게이트(Exclusive OR Gate: 이하 EX-OR라함)(l)과, 상기 콘디션드 베이스 밴드신호(CB)를 소정상태의 주기를 가지는 전송클럭(TCLK)의 신호로 래치하여 전송클럭(TCLK)의 1주기가 지연된 콘디션드 베이스 밴드 딜레이드신호(Conditioned Base Band Delayed)(CBD)를 상기 EX-OR(1)의 타단에 입력하는 래치(2)와, 상기 전송클럭(TCLK)을 일단에 입력하고 상기 EX-OR(1)의 출력을 타단으로 입력하여 배타적논리합의 동작으로CDP변조신호인 콘디션드 디페이즈신호(CD)를 출력하는 EX-OR(3)로 구성된다.

제2도는 제1도의 동작 파형도로서, (A)는 소정논리화된 정보인 베이스 밴드신호(BD), (B)는 전송클럭(TCLK), (C)는 콘디션드 베이스 앤드신호(CB), (D)는 콘디션드 베이스 밴드 딜레이드신호(CBD), (E)는 콘디션드 디페이즈신호(CD)이다.

상기한 제2도의 동작파형도를 참조하여 제1도의 동작예를 간략히 설명한다.

비트간격이 제2도 T1…T8과 같이 일정하게 되어 소정상태의 2진 정보를 가지는 제2도 (a)의 베이스밴드신호(BD)가, EX-OR(1)에 입력되고 초기 통전 리세트 또는 초기 프로그램 리세트등에 의해 출력단자(Q)로 논리 하이를 제2도 (d)의 (12)와 같이 출력하는 래치(2)의 클럭입력단에 제2도 (b)와 같은 전송클럭(TCLK)이 입력되면, 상기 EX-OR(1)는 제2도(c)와 같은 배타적 논리합신호인 콘디션드 베이스 밴드신호(CB)를 출력하여 래치(2)의 입력단과 EX-OR(3)의 타단에 입력시킨다.

따라서 상기 EX-OR(1)의 출력신호를 전송클럭(TCLK)로서 래칭 출력하는 상기 래치(2)는 제2도(d)와 같이 상기 EX-OR(1)의 출력보다 전송클럭(TCLK)의 1주기가 늦은 콘디션드 베이스 밴드 딜레이드신호(CBD)를 상기 EX-OR(1)의 타단에 입력시키게 된다.

따라서 EX-OR(1)는 래치(2)로부터 출력되는 콘디션드 베이스 밴드 딜레이드신호(CBD)(제2도 d)와 베이스 앤드(BD)(제2도 a)신호를 배타적 논리합(BD

CBD)하여 전술한 바와 같이 제2도 (c)의 신호를 출력한다.

한편 상기의 콘디션드 베이스 밴드신호(CB)와 전송클럭(TCLK)를 두입력 단자로 각각 입력하는 EX-OR(3)는 이를 배타적 논리합하여 코딩된 데이터인 콘디션드 디페이즈신호(CD)를 전송라인선 상으로 전송하게 된다. 그러므로 상기의 콘디션드 디페이즈신호(CD)는 전송될 전송데이터의 콘디션드 베이스 밴드신호(CB)와 전송클럭(TCLK)의 배타적 논리합으로서 되어 전송되게 된다.

따라서 상기 콘디션드 디페이즈 신호(CD)는 전송될 데이터인 베이스 밴드신호(BD)의 중간점에서 항상 트랜지션이 발생되며 이를 이용하면 클럭추출이 용이함을 알 수 있다.

상기와 같이 CDP변조된 콘디션드 디페이즈신호(CD)를 CDP복조하기 위한 회로는 제3도에 도시한 바와같이, 콘디션드 디페이즈신호(CD)인 라인코딩 수신데이터(LCRD)를 전송클럭(TCLK)의 2배 주파수인 수신클럭(RCLK)로 래치하여 지연출력하는 제1래치(10)와, 상기 제1래치(10)의 출력을 데이터단으로 입력하여 상기 수신클럭(RCLK)으로 지연출력하는 제2래치(20)와, 상기 수신데이터(LCRD)와 상기 제2래치(20)의 지연출력을 배타적 논리합하여 복조된 베이스 밴드신호(DBD)를 출력하는 EX-OR(30)로 구성된다.

제4도는 제3도의 동작파형도로써, (a)는 콘디션드 디페이즈신호(CD) 즉 라인코딩 수신데이터(LCRD)이고, (b)는 전송클럭(TCLK)이며, (c)는 상기 전송클럭(TCLK)의 2배 주파수인 수신클럭(RCLK)이고, (d)와 (e)는 상기 제1, 제2래치(10)(20)의 지연 출력이고, (F)는 복조된 베이스 밴드신호(DBD) 즉 베이스 밴드(BD)와 동일한 신호이다.

제3도의 동작를 제4도의 파형도를 참조하여 설명한다.

상기 제4도 (b)와 같은 전송클럭(TCLK)에 의해 제4도 (a)와 같이 변조되어진 데이터가 제4도 (c)와 같은 수신클럭(RCLK)를 입력하는 제1래치(10)의 데이터 입력단 및 EX-OR(30)의 일단에 입력되면, 상기 제1래치(10)는 수신클럭(RCLK)의 하강(fallingEdge)에서 이를 래치하여 제4도(d)와 같이 수신클럭(RCLK)의 1주기만큼 지연된 라인코딩 수신데이터(LCRD)를 제2래치(20)의 데이터 입력단에 입력시킨다.

따라서 상기 제2래치(20)는 수신클럭(RCLK)의 일주기만큼 지연된 데이터를 또한번 지연함으로써 EX-OR(30)의 타단에 입력되는 신호는 제4도(e)와 같이 2번 지연된 라인코딩 데이터(Conditioned DiphaseTwice Delayed)신호가 된다.

이때 제4도(a)와 같은 라인코딩 수신데이터(LCRD)와 제4도(e)와 같이 2번 지연된 라인코딩 데이터를 입력하는 상기의 EX-OR(30)는 두입력신호를 배타적 논리합하여 제4도(f)와 같이 복조된 베이스 밴드신호(DBD)를 출력하게 된다.

그러므로 CDP변조된 데이터를 CDP복조하기 위해서는 전송클럭의 2배가 되는 수신클럭이 있어야 함을 알수가 있다.

상기와 같이 CDP복조를 행하기 위해 제공되어지는 수신클럭(RCLK)을 라인코딩 수신 데이터(LCRD)로부터 추출하기 위한 종래의 클럭추출회로는 제5도와 같이 라인코딩 전송데이터가 실리는 전송라인(40)에 접속되어 수신데이터(LCRD)의 트랜지션(Transition)에 따른 클럭을 발생하는 PLL(Phase Looked Loop)(50)이 이용되어 있다.

상기의 PLL(50)은 통상적인 아나로그 또는 디지탈로 구성되어지는 것이 일예이어서 회로가 복잡하여지는 문제가 있었고, 이로인한 원가상승의 문제가 있어왔다.

따라서 본 발명의 목적은 소정의 보드(Baud)속도로 전송 입력되어지는 라인코딩 수신데이터(Line Coding Receive Data)를 소정샘플링클럭으로 시프트시키어 입력과 출력이 소정의 위상차를 가지도록 하는 회로를 다단으로 직별 접속하고 그 위상차를 상호 배타적으로 검출하여 비트클럭을 추출하는 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제6도는 본 발명에 따른 CDP의 비트 클럭 추출 회로도로서, 전송라인(80)으로부터 전송되어지는 라인코딩 수신데이터(LCRD)를 전송클럭보다 매우 높은 소정의 샘플링클럭(Sampling Clock)(CLF)으로 오버샘플링(Over Sampling)하여 입력과 출력의 위상차가 1/4의 위상차를 가지도록 직결 시프트하는 제1시프트 레지스터(100)와, 상기 제1시프트 레지스터(200)에 직렬 접속되고 상기 샘플링 클럭(CLF)으로 입력데이터를 시프트하여 입력과 출력의 위상차가 1/4위상차를 가지도록 하는 제2시프트 레지스터(200)와, 상기제2시프트 레지스터(200)에 직별 접속되어 상기 샘플링 클럭(CLF)으로 입력데이터를 시프트하여 입력과 출력의 위상차가 1/4의 위상차를 가지도록 하는 제3시프트 레지스터(300)와, 상기 제3시프트 레지스터(300)의 출력단에 직렬 접속되어 상기 샘플링 클럭(CLF)으로 입력데이터를 시프트하여 입력과 출력의 위상차가 1/4의 위상차를 가지도록 하는 제4시프트 레지스터(400)와, 상기 제1, 제2시프트 레지스터(100)(200)의 출력을 배타적 논리합하여 데이터의 위상이 서로 다를 때 이를 검출하는 제1EX-OR(500)와, 상기제3, 제4시프트 레지스터(300)(400)의 출력을 배타적 논리합하여 데이터의 위상이 서로 다른 레벨상태만을 검출하는 제2배타적 논리합게이트(600) 와, 상기 제1, 제2EX-OR(500)(600)의 출력을 논리합하며 수신클럭(RCLK)을 추출하는 오아게이트(700)로 구성된다.

제7도는 제6도의 동작파형도로써, (a)는 베이스 밴드신호(BD)로서 제1도의 회로에 입력되어지는 전송데이터, (b)는 제1도의 전송클럭, (c)는 제1도의 회로에 의해 변조되어 전송된 라인코딩 수신데이터(LCRD), (d)는 제1시프트 레지스터(100)의 출력파형도, (e)(f)(g)는 제2, 제3, 제4시프트 레지스러(200-400)의 각각의 출력파형도, (h)는 제1EX-OR(500)의 출력파형도, (i)는 제2EX-OR(600)의 출력파형도, (j)는 오아게이트(700)의 출력파형도이다.

이하 본 발명에 따른 제6도의 동작예를 첨부한 제7도의 동작파형도를 참조하여 상세히 설명함에 있어 라인코딩 수신데이터(LCRD)가 32Kbps의 전송속도이고, 제1, 제2, 제3, 제 4 시프트 레지스터(100)(200)(300)(400)가 8비트 직렬 시프트 레지스터이며, 샘플링클럭(CLF)이 전송속도 32Kbps보다 32배의 클럭인 1,024MHZ라고 가정하에 설명한다.

지금 제7도(a)와 같은 데이터가 제7도(b)와 같은 전송클럭(TCLK)에 의해 전술한 제1도의 회로로부터 제7도(c)와 같은 코딩데이터(콘디션드 디페이즈)로 변환되어 전송라인(80)에 실려 전송되면, 이는 제1시프트 레지스러(100)의 데이터 입력단(DI1)에 입력된다.

이때 제1시프트 레지스터(100)는 32kbps의 속도로 입력되는 라인코딩수신 데이터(LCRD)를 클럭라인(90)을 통해 입력되는 1,024MHZ의 샘플링클럭(CLF)으로 오버샘플링하여 8비트 직렬시프트 함으로써 데이터 입력단(DI1)과 데이터 출력단(DO1)의 위상관계는 128KHZ 즉, 제7도(c)와 (d)와 같이 전송클럭(TCLK)의 1/4의 위상차를 가지게 된다.

이를 보다 상세히 설명하면 하기와 같다.

제7도 (d)와 같은 라인코딩 수신데이터(LCRD)가 제1시프트레지스터(100)의 입력단자(DI1)에 입력되는 상태에서 976nsec 주기를 갖는 1.024MHZ의 샘플링 클럭(CLF)이 라인(90)으로 입력되면, 상기 제1시프트 레지스터(100)은 상기 라인코딩 수신데이터(LCRD)를 8비트 시프트하여 지연 출력한다. 이때 상기 샘플링 클럭(CLF)의 주기가 976nsec임으로 8비트를 직렬 시프트하는데 걸리는 시간은 976nsec×8bit임으로 7.8μsec이다. 따라서 상기 제1시프트 레지스터(100)의 입력과 출력의 지연차는 7.8μsec이며, 상기 지연차는 전송클럭(TCLK)(32KHZ=31.25μsec)의 1/4위상차가 지연된 제1시프트 레지스터(100)의 출력을 데이터 입력단(DI2)로 입력되는 제2시프트 레지스터(200)는 상기 클럭라인(90)을 통해 입력되는 1.024NIHZ의 샘플링클럭(CLF)에 의해 상기 제1시프트 레지스터(100)와 동일한 동작을 행하여 제7도(d)와 같이 입력되어지는 데이터를 제7도(e)와 같이 지연 시프트하여 입력과 출력의 위상차가 전송클럭(TCLK)의 1/4의 위상차를 가지게 한다.

따라서 상기 제2시프트 레지스터(200)의 출력을 입력하여 상기 샘플링클럭(CLF)로 오버샘플링 시프트하는 제3시프트 레지스터(300)와, 제3시프트 레지스터(300)의 출력단(DO3)에 데이터 입력단(DI4)가 직렬 접속되고 상기 샘플링클럭(CLF)를 입력하는 제4시프트 레지스터(400)는 각각의 데이터 입력단(DI3)(DI4)으로 입력되는 수신데이터를 각각 전송클럭(TCLK)의 1/4위상차만큼 지연된 제7도(F)와 (G)의 신호를 각각의 출력단자(DO3)(DO4)로 출력한다.

상기 제1-제4시프트 레지스터(100-400)가 전술한 바와 같이 동작되어 출력되어지는 신호중 제7도(d)와 (e)와 같은 신호를 출력하는 제1, 제2시프트 레지스터(100)(200)의 출력신호를 두개의 입력단자로 입력하는 제1EX-OR(500)는 입력신호를 배타적 논리합하여 두신호의 레벨이 서로 상이할 때의 상태만을 제7도(h)와 같이 검출(DO1

DO2)하여 펄스신호를 오아게이트(700)의 일단을 입력시킨다.

또한 상기 제3, 제4시프트 레지스터(300)(400)의 출력인 제7도(f)와 (g)의 신호를 두입력단자로 입력하는 제2EX-OR(600)는 이를 배타적 논리합하여 두신호의 위상레벨이 서로 상이할 때의 상태를 검출(DO3

DO4)하여 제7도(i)와 같은 펄스신호를 상기 오아게이트(700)의 다단에 입력시킨다.

따라서 오아게이트(700)는 제1, 제2EX-OR(500)(600)에서 출력되는 제7도(h}와 (i)의 검출신호를 논리합 (제7도(h) U 제7도(i)하여 제7도(j)와 같은 전송클럭(TCLK)의 2배에 달하는 수신클럭(RCLK)을 클럭 추출신호로서 도시하지 않은 CDP복조기에 입력시킨다. 이때 상기 오아게이트(700)의 출력클럭은 라인코딩 수신데이터(LCRD)와 동기가 일치되는 비트클럭임을 알 수 있다.

만약 라인코딩 수신데이터(LCRD)의 전송속도가 64Kbps라면 샘플링클럭(CLF)을 전송속도의 32배에 달하는 2.048MHZ을 사용하면 전술한 8비트 시프트 레지스터로써 비트클럭을 추출할 수 있다.

본 발명에서 입력데이터의 위상과 시프트되어 출력되어지는 출력의 위상관계를 전송클럭(TCLK)의 1/4위상차를 가지도록 하기 위하여 8비트의 시프트 레지스터를 사용하였으나 이는 데이터의 전송속도와 샘플링클럭에 의해 변경될 수 있다.

상술한 바와 같이 본 발명은 라인코딩 수신데이터를 소정의 클럭으로 오버샘플링하여 입력과 출력 위상이 소정의 위상차를 갖도록 하는 시프트 레지스터를 다단으로 직렬 접속되고, 그 위상차의 레벨 상이점을 검출하여 수신비트 클럭으로 추출함으로 간단한 회로의 구성으로 데이터와 동기가 일치되는 비트클럭을 정확히 검출할 수 있는 이점이 있다.

Claims (1)

1. CDP의 비트클럭 추출회로에 있어서, 전송라인(80)으로부터 전송되어지는 라인코딩 수신데이터(LCRD)를 전송속도보다 매우 큰 소정의 샘플링클럭으로 오버샘플링하며 입력과 출력의 위상차가 소정의 위상차를 가지도록 직렬 시프트하는 제1시프트 레지스터(100)와, 상기 제1시프트 레지스터(200)에 직렬접속되고 상기 샘플링 클럭으로 입력데이터를 시프트하여 입력과 출력의 위상차가 소정의 위상차를 가지도록 하는 제2시프트 레지스터(200)와, 상기 제2시프트 레지스터(200)에 직렬 접속되어 상기 샘플링 클럭으로 입력데이터를 시프트하여 입력과 출력의 의상차가 소정의 위상차를 가지도록 하여 제3시프트 레지스터(300)와, 상기 제3시프트 레지스터(300)의 출력단에 직렬 접속되어 상기 샘플링 클럭으로 입력데이터를 시프트하여 입력과 출력의 위상차가 소정의 위상차를 가지도록 하는 제4시프트 레지스터(400)와, 상기 제1, 제2시프트 레지스터(400)(200)의 출력을 배타적 논리합하여 데이터의 위상이 서로 다를 때 이를 검출하는제1EX-OR(500)와, 상기 제3, 제4시프트 레지스터(300)(400)의 출력을 배타적 논리합하여 데이터의 위상이 서로 다른 레벨상대만을 검출하는 제2EX-OR(600)와, 상기 제1, 제2EX-OR(500)(600)의 출력을 논리합하여 수신클럭을 추출하는 오아게이트(700)로 구성함을 특징으로 하는 CDP의 비트 클럭 추출회로.

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