CN100589464C - 双相位脉冲调制编码器电路 - Google Patents

Abstract

一种双相位脉冲调制(DPPM)编码器电路，其将数据转换为高和低信号脉冲串，每个脉冲的持续时间或脉宽表示M个数据位且高低脉冲交替表示连续的组。该编码器电路可包含：并行输入、串行输出的移位寄存器组，它将接收到的数据细分为M位组；状态机，它为每一接收到的组指定脉冲持续时间，例如通过递增指示所选择的信号脉冲转变(TAP_SELECT[45:0])时间的状态(STATE(i))；来带有多个抽头的系统时钟延迟链；由状态机控制的多路复用器，它可连续地选择不同的抽头；以及由多路复用器输出(TAB_POINT，29)计时的双稳态触发器。

Description

双相位脉冲调制编码器电路

发明领域

本发明涉及用于信号发送的数字数据的调制，以及对所接收的信号的相应解调以恢复其携带的数字数据，尤其涉及用于编码数据的特定类型的调制，诸如脉冲持续时间(宽度)调制(PDM或PWM)、开/关键控、不归零(NRZ)模式、差分相移键控(DPSK)、多频移键控(MFSK)以及各种形式的多位/N元编码。

发明背景

通信信号通常根据调制类型来分类。各种形式的调制中的每一种相对于使用它的特定应用都有其自己的一组优点和缺点。在选择特定形式的调制时，应考虑的一些因素包括：带宽、功耗要求以及信号传播误差和原始信息恢复的可能性。对于数字数据，重要的是是否需要单独的时钟信号还是已调制信号是自计时的。调制和解调设备或电路的相对简单性或复杂性也是决定时的一种因素。低功耗尤其适用于电容性负载的传输线。

每种类型的调制都有专门的编码器电路用于执行调制，例如：Roylance在美国专利第6,439,679中公开了这样一种脉宽调制电路，它包括：具有多个抽头的时延电路、基于脉冲码输入作出选择的抽头选择电路、以及根据所选择的延迟的时钟生成PWM输出的转变生成电路。脉冲码输入由定时指令处理指令电路解释，该指令电路生成一个相应的矢量输出，该输出指示与PWM输出相关联的定时转变应何时发生。

Rust等人在美国专利第5,442,664中描述了一种用于RF干扰抑制的调制器，该调制器通过使用以下各向来产生具有一系列不同相移的时钟脉冲：含有多个抽头来提供时钟的各种相位延迟的延迟链；担当选择器模块的上/下计数器，该计数器顺序地呈现其输出线中不同的有效输出线；以及多路复用器电路，该电路由与门和非门组成，与门的一个输入接收各种延迟的时钟，另一个输入接收选择器输出线，非门将所选择的延迟的时钟传播到输出。

发明简述

本发明是一种双相位脉冲调制(DPPM)编码器电路，该电路将数据编码为一系列高和低信号脉冲，每个脉冲的持续时间或“脉宽”代表M个数据位的组。该编码器电路包含：用于接收数据字的装置、用于将数据字细分为各自为M个数据位的组的有序序列的装置、用于基于所接收的组指定每一信号脉冲的连续的持续时间的装置、以及用于产生具有指定的持续时间的交替的高和低信号脉冲的装置。具体地，M位组的2^M个可能的数据值中的每个值对应于2^M个不同的持续时间中唯一的一个。高信号脉冲和低信号脉冲分别表示连续的码元。

更具体地，该编码器电路可以用并行数据输入总线来实现，该总线向M个并行输入、串行输出的移位寄存器组提供数据字，该移位寄存器接收数据中位的唯一子集，然后同时将数据位的M位组移出到状态机中。状态机可通过使其状态递增一对应于每个接收到的M位组的持续时间的量，并输出指示所选择的信号脉冲转变时间的控制信号，来实现对信号脉冲的连续的时间的指定。具有多个并联抽头的延迟链电路提供具有对应于可能的脉冲转变时间的各种时延的系统时钟。多路复用器可根据来自状态机的控制信号，选择连续的延迟的系统时钟，该多路复用器的选择触发了其输出形成所生成的DPPM信号的双稳态触发器的转变。

附图简述

图1是根据本发明，表示一组对应的双位数据码元的各种脉冲持续时间的一组DPPM脉冲的图示(信号值与时间的关系)。

图2a和2b是根据本发明用于一组示例性数据的DPPM脉冲串的图示，示出了在单个100ns的系统时钟周期内的一系列9个高和低走向脉冲的传输。

图3是本发明的一个示例性DPPM编码器电路的示意性电路图。

图4是用于由本发明的编码器电路生成的DPPM信号的示例性DPPM解码器电路的示意性电路图。

发明详细描述

本发明是一种实现双相位脉冲调制(DPPM)的编码器电路(其一个实施例在图3中示出)。DPPM是一种将以二进制电路(1和0)驻留在数字电路中的数据编码为一串交替的高和低信号脉冲的方法，这些脉冲各自的持续时间或宽度表示每个脉冲2个(或更多)数据位。图1所示的一个示例性实施例使用了两位用于编码。位对使用一组表示每个可能的双位码元值的不同脉宽来编码，诸如：

00＝4ns脉冲

01＝6ns脉冲

10＝8ns脉冲

11＝10ns脉冲

对4、6、8、和10ns脉宽的选择是任意的，也可以是4、5、6、和7ns或某些其它脉宽，只要DPPM信号传输的接收端处的解码电路能够正确地将不同的脉宽彼此区分。解码电路(以及工艺变化、噪声和信号衰减、以及传播环境中的温度/电压变化)也对于每个脉冲可以编码的位数设定了一个实际的极限，每脉冲3位需要正确地分辨8(＝2³)个可能的脉宽，而每脉冲4位需要正确地分辨16(＝2⁴)个可能的脉宽。数据速率可以被认为是每秒编码的位数(或者，每秒的脉冲数)，它取决于每系统时钟的脉冲数和系统时钟频率。

“双相位”指的是信息同时在高走向脉冲和低走向脉冲上发送的这一事实。大部分脉宽调制模式仅仅改变高走向脉冲的宽度，因此真正调制的是占空比。DPPM独立地调制高和低走向脉冲两者的宽度，不同的位组在每个“周期”的高和低部分中编码。因此，时钟周期和占空比对于所生成的脉冲串不是有效的概念。DPPM本身是“无时钟的”，意味着数据可以通过仅仅检测脉冲相对于每次转变的宽度来解码。这意味着不需要随数据发送时钟，也不必对时钟进行编码及从数据中恢复时钟。当在不同码片之间发送时间关键猝发脉冲串时，这是一个主要优点，因为它消除了操纵时钟的需要，而操纵时钟可能会引入定时变化或误差的机率。唯一的时钟考虑是在每一系统周期内发送若干脉冲“周期”的这一事实。例如，图2a和2b示出的交替的高和低脉冲(5个高脉冲和4个低脉冲)的DPPM脉冲串的示例，该脉冲串在100ns的系统时钟周期内发送18位数据(此处被组织为9个双位)。例如，这18位可以形成一个16位数据字，该数据字后追加两个纠错码位。因此，每个系统时钟周期可发送一个数据字。

因为信息可以同时在脉冲串的正相和负相上发送，所以DPPM本身是不归零(或不归一)的调制模式。然而，通常希望系统时钟周期内包含的脉冲序列在每一这样的序列末端能够归零(或一)。这种优先选择在如图2a和2b的例子中所示的那样当字中要表示为脉冲的多位码元的数量是奇数时是最容易实现的，因为序列中的最后一个码元需要归零(或归一)作为最后一个脉冲的后沿转变。然而，如果由编码器插入了一个额外的脉冲且解码器忽略该脉冲以强迫归零，则无需遵守该规则。

因此，DPPM方法将M个数据位，如双位(M＝2)的组表示为指定宽度的信号脉冲。2^M个可能的数据值中的每个值都对应于2^M个不同脉宽中的一个，并且连续的M个数据位的组由交替为高和低的信号脉冲来表示。信号编码解码电路执行信息内容的数据位和信号脉冲表示之间的转换。

对于将数据位编码为信号脉冲，首先将接收的数据字细分为M个数据位的组的有序序列，然后将序列中的每一组转换为其对应的信号脉冲表示，因此产生了表示该数据的一系列高和低信号脉冲。执行数据字到信号脉冲的转换的一种方法是指定信号脉冲转变时间，其每一个对应于递增了对应于当前的M个数据位的组的指定脉宽的前一转变时间，然后在这些指定的转变时间产生信号脉冲转变。下文参考图3描述的示例性编码器硬件以这种方式执行转换。

对于将DPPM信号解码为数据，确定每个高和低信号脉冲的脉宽，然后将它们转换回M个数据位的组的有序序列，并重组成数据字。执行这种转换的一种方法是由参考图4在以下描述中陈述的示例性解码器硬件实现的。

根据本发明的一种编码器电路：

参考图3，本发明的一种示例性DPPM编码器电路在并行数据输入总线11(此处被分成两个部分11A和11B)上接收数据字(例如，组成9个双位的18位)。负载信号(未示出)指示数据何时可用。如果没有数据可用，则DPPM编码器保持空闲。Sys_Clock 12是系统时钟，它也在DPPM编码器的外部创建。

电路获取奇和偶数据总线11A和11B上接收的数据，并且与系统时钟同步地将该数据加载到两个并行输入、串行输出的移位寄存器13A和13B。奇数位(即，位1、3、5、7、9、11、13、15和17)从总线11A加载到另一移位寄存器13A(奇数移位寄存器)。偶数位(即，位2、4、6、8、10、12、14和16)从总线11B加载到一个移位寄存器13B(偶数移位寄存器)。

寄存器中的内容然后顺序地从15A和15B成对移出。从多路复用器输出29反馈的移位时钟脉冲确保寄存器13A和13B的数据输出的连续移位与每个DPPM信号脉冲的末端同步。以这种方法，数据字被细分为每一个有M(这里M＝2)个数据位的组的有序序列。如果要把数据分为每一个有三位或四位的组，则通常将输入总线11分为加载到三个或四个移位寄存器的三个部分或四个部分，每个移位寄存器在其串行输出上提供每个组中的一位。

寄存器输出15A和15B链接到状态机19的输入17，状态机的N位输出21是其当前值和要编码的2位对的函数。具体地，状态机19将其状态迭代地递增对应于在状态机输入17处接收到的连续的2位对的脉宽的量。N位输出21只有一个有效位，并用作输入23，以控制多路复用器25从流控延迟链27中选择连续的抽头。多路复用器输出29用于为双稳态触发器31计时，因此在其输出33上将数据编码为一系列高和低脉冲，其脉宽表示2位对的值。

边缘检测器电路14可以是任何已知的边缘检测器，它在系统时钟的每个上升沿发出持续时间为2到3ns的起始脉冲。起始脉冲将状态机19复位到第一个抽头选择状态(tap_select[44:1]＝0和tap_select[0]＝1)。起始脉冲也将双稳态触发器31设为其“置位”状态(输出高)。在输入12上向92元件延迟链27的起始提供与系统时钟同步的1ns脉冲。单独示出的第一个延迟元件26考虑加载移位寄存器13A和13B及向状态机19提供第一对数据位所涉及的时间。

延迟链27中的每个元件此处都被校准为具有1ns的延迟。因此，脉冲需要92ns来通过延迟链。假设第一个DPPM信号转变在2ns(对应于tap_select[0])的时延处发生，则当使用上文对图1所描述的该组脉宽时，延迟链的大小对应于将完整的18位字表示为一系列DPPM信号脉冲所需的最大总时间。即，需要90ns的持续时间来将9个“11”位对作为9个10ns脉宽的高和低信号脉冲发送。如果选择其它字长和脉宽，则延迟元件的数量，甚至可能是每个元件的时延量都会相应地改变。当所有的信号脉冲都是最大脉宽时，系统时钟的周期必须超过信号脉冲序列的总持续时间。如果使用延迟锁定环(DLL)来将延迟链校准到系统时钟，则脉宽可对不同的系统时钟进行自动缩放。

两个移位寄存器13A和13B中的最低有效位表示要编码的当前位对，并从线17输入到抽头选择器状态机19。该状态机19为92元件的延迟链27选择一个抽头点。对四种可能的位对，脉宽可以是4、6、8或10ns，在这种情况下，有效的抽头点仅在偶数的延迟元件上，使得在该实现中共有46个有效抽头点。(然而，脉宽的选择是任意的，也可以选择另一组脉宽。脉宽的选择基于提供足够的分离以使解码器能够准确地在它们之间进行区分的需求。“足够”是由诸如期望的噪声/误差余量、系统中的噪声量、以及所使用的技术的特征，包括工艺变化、转换速度以及设置/保持要求等因素来确定的。)

抽头点选择21基于当前抽头点(STATE(i))和要编码的下一2位数据(DATA[1:0])来递增。抽头选择较佳地被实现为单触发状态机19，它本质上是一种能够每周期多次移位的移位寄存器，其中取决于从数据线17输入的2位数据值，单个有效状态按照每个时钟上的2、3、4或5位置来递增。虽然对每个状态需要寄存器是区域低效的，但这种实现允许状态的极快速切换，因此允许对多路复用器25的快速控制。从状态机19输出的抽头选择21与由多路复用器25选择的延迟链抽头T2到T92之间有一对一的对应关系。定时是这样的：使抽头点在沿延迟链向下传播的上升沿到达下一个抽头点前必须递增到下一个值。

抽头点选择21是多路复用器25的选择器控制23。多路复用器25的输出29是1ns脉冲，它在每个所选的抽头点上发生一次。该多路复用器输出29为双稳态触发器31计时，并且也形成了对移位寄存器13A和13B中的数据进行移位并对状态机19从一种状态到下一种状态进行计时的移位时钟脉冲。双稳态触发器31的输出33是图3的整个编码器电路的DPPM输出。

用于本发明的解码器电路：

参考图4，一种示例性DPPM解码器电路处理在输入43上接收到的串行DPPM信号，以获得从输出寄存器78输出的并行数据。Sys_Clock是在DPPM解码器外部创建的系统时钟。去偏斜组件45和46允许对用于对D触发器51A-51D和52A-52D计时并提供由这些触发器采样的数据的DPPM信号上的延迟进行独立的微调。去偏斜的量可以例如由调谐块45和46的每一个中的venier电路的寄存器(未示出)来控制。高和低脉冲是单独解码的。通过去偏斜块45和46耦合到DPPM信号输入43的反相器48反转DPPM信号脉冲，使得可以使用基本上相同的分支电路来解码高和低脉冲两者，如下面详细解释的。

一般而言，数据的值是通过检测相对于每一脉冲的前沿的脉宽来确定的。表示数据的已调制信号通过短延迟链用管道传送，并且使用输出来对非延迟信号进行计时和采样。结果，解码不需要独立或恢复的时钟。更明确而言，串行-并行DPPM数据解码器包含两个延迟链49和50，其每一个含有K-1个输出，表示延迟链的不同的级，其中K是表示已编码数据的不同延迟值的数字。对于2位编码，K＝4(对于3位编码，K＝8，等等)。

回到图1，对于使用2位编码的实现，数据可以被表示为例如4、6、8和10ns的脉宽。通过在不同已编码脉宽值的各种可能后沿时间之间的时刻T5、T7和T9对脉冲采样，可确定脉冲长度，然后将其解码为其构成的数据位对。因此，在时刻T5(即，脉冲前沿的5ns后)，对双位数据值00编码的4ns脉冲已经结束，而对其它双位数据值编码的脉冲还没有在其后沿转变到相反的信号状态。同样，在时刻T7，对数据值01编码的6ns脉冲已经结束，稍后，在时刻T9，对数据值10编码的8ns脉冲已经结束，但对数据值11编码的10ns脉冲还要再持续1ns。

如图4中所见，数据脉冲的上升沿通过第一个延迟链49发送，并出现在T5、T7和T9，它们用于对一组触发器51B-51D计时，从而对线55上提供的数据脉冲采样。对于低走向脉冲，首先反转输入的DPPM信号，然后通过第二个延迟链50发送，该第二个延迟链50用于另一组触发器52B-52D以对线56上的数据脉冲采样。因此，高和低脉冲被独立地解码。同样，通过采用低脉冲在采样之前被反转的两个延迟链，可能仅利用通过延迟链行进的上升沿来解码DPPM信号。这产生了避免延迟链内的上升/下降数据脉冲分散的附加益处。

逻辑与门63-66将在线57B-57D和58B-58D上从触发器51B-51D和52B-52D输出的经采样的脉冲值转换为其相应的数据值。

可以看到，双相位脉冲调制(DPPM)允许相对于脉冲的前沿来对脉宽解码，所以不需要时钟。这意味着接收器上不需要额外的时钟线、时钟编码或时钟恢复电路。事实上，因为实际使用了数据脉冲的延迟形式对输入的非延迟数据脉冲计时(或采样)，所以这种解码技术产生了消除在操纵或恢复时钟时引入误差的可能性的附加益处。

Claims (11)

1.一种双相位脉冲调制DPPM编码器电路，包含：

用于接收数据字的输入装置；

用于将数据字细分为每一个有M个数据位的组的有序序列的细分装置；

被耦合来从所述细分装置接收连续的M位组、用于指定对应于所接收的组的连续的持续时间的装置，M位组的可能的2^M个数据值中的每一个对应于2^M个不同的持续时间中唯一的一个，其中，所述用于指定连续的持续时间的装置包含状态机，状态机被配置成将控制信号输出到控制总线，所述控制信号指示所选的信号脉冲相对于系统时钟转变的转变时间，所述状态机响应于每一连续的接收到的M个数据位的组，以将所选的信号脉冲转变时间递增对应于该接收到的组的持续时间的量；以及

信号生成装置，它被配置成由所述用于指定连续的持续时间的装置控制，用于产生具有匹配所指定的持续时间的脉冲持续时间的交替的高和低信号脉冲。

2.如权利要求1所述的DPPM编码器电路，其特征在于，所述输入装置包括并行数据输入总线。

3.如权利要求1所述的DPPM编码器电路，其特征在于，所述信号生成装置包含：

延迟链电路，它具有被耦合来接收系统时钟的串行输入，并具有多个并联抽头，所述并联抽头提供对应于一组可能的信号脉冲转变时间的多个时延之后的系统时钟；

耦合到所述控制总线并响应于所述控制信号的装置，用于选择所述延迟链电路的所述并联抽头的延迟的系统时钟，并在其输出上提供所选的延迟的系统时钟；以及

双稳态触发器，具有链接到用于选择的装置的输出的时钟输入，并具有其上产生所述编码器电路的交替的高和低信号脉冲的输出。

4.如权利要求3所述的DPPM编码器电路，其特征在于，所述延迟链电路耦合到延迟锁定环DLL，所述延迟锁定环被构造成相对于系统时钟的周期较准所述延迟链电路的每一元件的延迟时间。

5.如权利要求1所述的DPPM编码器电路，其特征在于，M＝2，且所述组是数据位对，位的每一组合对应于四种不同脉宽中的一种。

6.一种双相位脉冲调制DPPM编码器电路，包含：

用于接收数据字的输入装置；

用于将数据字细分为每一个有M个数据位的组的有序序列的细分装置，所述细分装置包含M个并行输入、串行输出的移位寄存器组，每个移位寄存器从输入装置接收数据字的位的唯一子集，每个移位寄存器接收所述有序序列中的所述M个数据位的一者，所述移位寄存器组同时将所述M个数据位的组移出；

被耦合来从所述细分装置接收连续的M位组、用于指定对应于所接收的组的连续的持续时间的装置，M位组的可能的2^M个数据值中的每一个对应于2^M个不同的持续时间中唯一的一个；

信号生成装置，它被配置成由所述用于指定连续的持续时间的装置控制，用于产生具有匹配所指定的持续时间的脉冲持续时间的交替的高和低信号脉冲。

7.如权利要求6所述的DPPM编码器电路，其特征在于，所述信号生成装置包含：

延迟链电路，它具有被耦合来接收系统时钟的串行输入，并具有多个并联抽头，所述并联抽头提供对应于一组可能的信号脉冲转变时间的多个时延之后的系统时钟；

用于选择所述延迟链电路的所述并联抽头的延迟的系统时钟的装置，并在其输出上提供所选的延迟的系统时钟；

双稳态触发器，具有链接到所述用于选择的装置的输出的时钟输入，并具有其上产生所述编码器电路的交替的高和低信号脉冲的输出。

8.如权利要求7所述的DPPM编码器电路，其特征在于，所述延迟链电路耦合到延迟锁定环DLL，所述延迟锁定环被构造成相对于系统时钟的周期较准所述延迟链电路的每一元件的延迟时间。

9.如权利要求6所述的DPPM编码器电路，其特征在于，M＝2，且所述M位组是数据位对，位的每一组合对应于四种不同脉宽中的一种。

10.一种操作双相位脉冲调制DPPM编码器电路以将数据转换为信号脉冲串的方法，包含：

将数据字接收到所述编码器电路中，并将所述数据字细分成每一个有M个数据位的组的有序序列；

根据所述有序序列中的每一数据位组的数据值指定连续的持续时间，M位组的可能的2^M个数据值中的每一个对应于2^M个不同的持续时间中唯一的一个，所述指定连续的持续时间包含：将相对于系统时钟转变的脉冲转变时间递增对应于每一数据位的组的数据值的量，以及提供连续地表示从所述递增获得的每一脉冲转变时间的选择控制信号；以及

在每个连续的持续时间后触发连续的信号脉冲转变，以产生交替的高和低信号脉冲串，所述信号脉冲具有匹配对应于从所接收的数据字获得的数据位的有序序列的持续时间的脉冲持续时间，所述触发连续的信号脉冲转变包含：

延迟链电路中的系统时钟，并提供具有指定的时延的多个延迟的系统时钟；

利用所述选择控制信号连续地选择所述延迟的系统时钟；以及

利用所述连续地选择的延迟系统时钟输出作为触发器，双稳态触发输出信号。

11.一种操作双相位脉冲调制DPPM编码器电路以将数据转换为信号脉冲串的方法，包含：

将数据字接收到所述编码器电路中，并将所述数据字细分成每一个有M个数据位的组的有序序列，所述接收和细分数据字包含：从数据总线将数据位输入到M个并行输入、串行输出的移位寄存器组中，每个移位寄存器接收对应于所述有序序列中的所述M个数据位的一者的数据位的唯一子集；以及同时将所述M个数据位的组从所述移位寄存器组中移出；

根据所述有序序列中的每一数据位组的数据值指定连续的持续时间，M位组的可能的2^M个数据值中的每一个对应于2^M个不同的持续时间中唯一的一个；

在每个连续的持续时间后触发连续的信号脉冲转变，以产生交替的高和低信号脉冲串，所述信号脉冲具有匹配对应于从所接收的数据字获得的数据位的有序序列的持续时间的脉冲持续时间。

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