JP3026398B2 - データの位相乗せ換え方法及び回路 - Google Patents
データの位相乗せ換え方法及び回路Info
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- JP3026398B2 JP3026398B2 JP05056165A JP5616593A JP3026398B2 JP 3026398 B2 JP3026398 B2 JP 3026398B2 JP 05056165 A JP05056165 A JP 05056165A JP 5616593 A JP5616593 A JP 5616593A JP 3026398 B2 JP3026398 B2 JP 3026398B2
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Description
【０００１】
【産業上の利用分野】本発明はデータ乗せ換え回路に関
し、特に、ＰＬＬ回路を用いないデータの位相乗せ換え
回路に関するものである。
し、特に、ＰＬＬ回路を用いないデータの位相乗せ換え
回路に関するものである。
【０００２】
【従来技術】図１０は従来のデータ乗せ換え回路を示す
ものである。送信側装置９０の送信部９１より該送信側
装置９０のクロックジェネレータ９２の出力する送信側
クロック信号に従ってデータが送信される。このデータ
は受信側装置８０の受信部８１で受信（ラッチ）され、
このときの制御クロックは入力データよりＰＬＬ回路８
２によって形成されたクロック信号を用いることにな
る。
ものである。送信側装置９０の送信部９１より該送信側
装置９０のクロックジェネレータ９２の出力する送信側
クロック信号に従ってデータが送信される。このデータ
は受信側装置８０の受信部８１で受信（ラッチ）され、
このときの制御クロックは入力データよりＰＬＬ回路８
２によって形成されたクロック信号を用いることにな
る。
【０００３】ところが、受信側装置８０は受信側のクロ
ックジェネレータ８３の出力する受信側クロック信号に
よって制御されており、ここで、ＰＬＬ回路８２の出力
するクロック信号に同期した処理から受信側のクロック
ジェネレータ８３の出力する受信側クロック信号に同期
した処理に切り変える必要がある。そこで、上記受信部
８１の後段にビットバッファ８４を備え、上記受信部８
１より出力されるデータは、該ビットバッファ８４に上
記ＰＬＬ回路８２の出力クロック信号で書き込まれ、ク
ロックジェネレータ８３の出力する受信側クロック信号
で読み出された後、所定の処理がなされる。
ックジェネレータ８３の出力する受信側クロック信号に
よって制御されており、ここで、ＰＬＬ回路８２の出力
するクロック信号に同期した処理から受信側のクロック
ジェネレータ８３の出力する受信側クロック信号に同期
した処理に切り変える必要がある。そこで、上記受信部
８１の後段にビットバッファ８４を備え、上記受信部８
１より出力されるデータは、該ビットバッファ８４に上
記ＰＬＬ回路８２の出力クロック信号で書き込まれ、ク
ロックジェネレータ８３の出力する受信側クロック信号
で読み出された後、所定の処理がなされる。
【０００４】
【発明が解決しようとする課題】上記従来の回路による
と受信側装置８０は受信したデータからＰＬＬ回路８２
によって入力データに同期したクロック信号を抽出して
いる。上記ＰＬＬ回路８２をより正確に作動させるため
には、周波数の高い信号を用いた方が好ましいところか
ら、図１１（ａ）に示すデータを送信する場合、図１１
（ｂ）に示す該データのユニポーラ信号ＮＲＺ（Non Re
turn to Zero）あるいは図１１（ｃ）に示すバイポーラ
信号を図１１（ｄ）に示すＲＺ(Return to Zero)信号化
して送信する必要があり、周波数が非常に高くなる欠点
がある。
と受信側装置８０は受信したデータからＰＬＬ回路８２
によって入力データに同期したクロック信号を抽出して
いる。上記ＰＬＬ回路８２をより正確に作動させるため
には、周波数の高い信号を用いた方が好ましいところか
ら、図１１（ａ）に示すデータを送信する場合、図１１
（ｂ）に示す該データのユニポーラ信号ＮＲＺ（Non Re
turn to Zero）あるいは図１１（ｃ）に示すバイポーラ
信号を図１１（ｄ）に示すＲＺ(Return to Zero)信号化
して送信する必要があり、周波数が非常に高くなる欠点
がある。
【０００５】現状技術では３０ＭＨｚ程度のクロック信
号を用いる場合には、ビットバッファ８４として安価で
消費電力の小さなＣＭＯＳを用いることができるが、そ
れ以上の周波数になると高価で消費電力の大きなＥＣＬ
を用いる必要がある。
号を用いる場合には、ビットバッファ８４として安価で
消費電力の小さなＣＭＯＳを用いることができるが、そ
れ以上の周波数になると高価で消費電力の大きなＥＣＬ
を用いる必要がある。
【０００６】更に、上記従来の方法によると、ＰＬＬ回
路８２を必要とし、部品点数が多くなり、コスト高とな
る。本発明は上記従来の事情に鑑みて提案されたもので
あって、低い周波数で処理することができ、従って安価
で電力消費の少ないデータの位相乗せ換え方法及び回路
を提供することを目的とするものである。
路８２を必要とし、部品点数が多くなり、コスト高とな
る。本発明は上記従来の事情に鑑みて提案されたもので
あって、低い周波数で処理することができ、従って安価
で電力消費の少ないデータの位相乗せ換え方法及び回路
を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために以下の手段を採用している。すなわち、入力
データを該入力データを受信する装置のクロック信号に
同期させるデータの位相乗せ換え方法において、入力デ
ータを多段階に遅延してラッチし、ラッチされた各段階
のデータが所期のパターンと一致する各遅延段階の入力
データのうち、入力データを構成するビットの中央がよ
り上記クロック信号の立ち上がりに近い入力データに対
応する位置を検出し、該位置に迄遅延された入力データ
を正規のデータとして出力するものである。
するために以下の手段を採用している。すなわち、入力
データを該入力データを受信する装置のクロック信号に
同期させるデータの位相乗せ換え方法において、入力デ
ータを多段階に遅延してラッチし、ラッチされた各段階
のデータが所期のパターンと一致する各遅延段階の入力
データのうち、入力データを構成するビットの中央がよ
り上記クロック信号の立ち上がりに近い入力データに対
応する位置を検出し、該位置に迄遅延された入力データ
を正規のデータとして出力するものである。
【０００８】上記方法を実現するために、本発明は図１
に示すような回路を使用している。即ち、入力データを
多段階に遅延する遅延手段１０と、上記遅延手段１０で
遅延された各遅延段階の入力データをラッチするラッチ
手段２０と、上記ラッチ手段２０でラッチされた各遅延
段階の入力データが所期のパターンと一致するか否かを
判断するパターン判定手段３０と、各パターン判定手段
３０が“一致”と判断する各遅延段階の入力データのう
ち、入力データを構成するビットの中央がより上記クロ
ック信号の立ち上がりに近い入力データに対応する位置
を検出するセレクト信号作成手段４５と、上記セレクト
信号作成手段４５の出力によって決定された時間に迄遅
延された入力データを選択的に抽出するセレクタ６０と
を備えるものである。
に示すような回路を使用している。即ち、入力データを
多段階に遅延する遅延手段１０と、上記遅延手段１０で
遅延された各遅延段階の入力データをラッチするラッチ
手段２０と、上記ラッチ手段２０でラッチされた各遅延
段階の入力データが所期のパターンと一致するか否かを
判断するパターン判定手段３０と、各パターン判定手段
３０が“一致”と判断する各遅延段階の入力データのう
ち、入力データを構成するビットの中央がより上記クロ
ック信号の立ち上がりに近い入力データに対応する位置
を検出するセレクト信号作成手段４５と、上記セレクト
信号作成手段４５の出力によって決定された時間に迄遅
延された入力データを選択的に抽出するセレクタ６０と
を備えるものである。
【０００９】上記セレクト信号作成手段４５は、上記パ
ターン判定手段３０の出力を時間的に多段階に渡ってラ
ッチするシフト手段４０と、該シフト手段４０を構成す
る各フリップフロップの出力より上記位置を検出するデ
コーダ５０とより構成される。
ターン判定手段３０の出力を時間的に多段階に渡ってラ
ッチするシフト手段４０と、該シフト手段４０を構成す
る各フリップフロップの出力より上記位置を検出するデ
コーダ５０とより構成される。
【００１０】上記特定パターンとしては、入力データの
各フレームの先頭を表すフレームパターンを用いること
ができる。
各フレームの先頭を表すフレームパターンを用いること
ができる。
【００１１】
【作用】遅延手段１０で多段階に遅延された入力データ
，，が、各遅延段階でラッチ手段２０にラッチさ
れたときには、上記多段の遅延段階の入力データ，
，を構成する各ビットの中間位置で上記ラッチ手段
２０が作動した場合、該ラッチ手段２０には正常なラッ
チができ、他の段階、特に、隣接するビットとの境界付
近でラッチ手段２０が作動した場合には正常なラッチは
できない。
，，が、各遅延段階でラッチ手段２０にラッチさ
れたときには、上記多段の遅延段階の入力データ，
，を構成する各ビットの中間位置で上記ラッチ手段
２０が作動した場合、該ラッチ手段２０には正常なラッ
チができ、他の段階、特に、隣接するビットとの境界付
近でラッチ手段２０が作動した場合には正常なラッチは
できない。
【００１２】上記正常なラッチはラッチ対象となるビッ
トの中央部で行われることになるので、正常なラッチが
複数回続けばその複数回の中央の回数に相当するデータ
が最も安全なデータということになる。そこで、このよ
うに正常なラッチが継続している時間的に中央の位置で
ラッチされたデータを正規のデータとして出力する。
トの中央部で行われることになるので、正常なラッチが
複数回続けばその複数回の中央の回数に相当するデータ
が最も安全なデータということになる。そこで、このよ
うに正常なラッチが継続している時間的に中央の位置で
ラッチされたデータを正規のデータとして出力する。
【００１３】正常な状態で入力データがラッチされたか
否かは、ラッチされたデータが特定のパターンになって
いるか否かを判定することによって明らかとなる。例え
ば、フレームパターン等特定のパターンを備えたデータ
をラッチして、該ラッチされたデータがパターン判定手
段３０で特定パターンと“一致”していると判断された
ときが正常にラッチされたときである。
否かは、ラッチされたデータが特定のパターンになって
いるか否かを判定することによって明らかとなる。例え
ば、フレームパターン等特定のパターンを備えたデータ
をラッチして、該ラッチされたデータがパターン判定手
段３０で特定パターンと“一致”していると判断された
ときが正常にラッチされたときである。
【００１４】従って、上記セレクト信号作成手段４５は
上記パターン判定手段３０の所定時間に渡っての判定が
“一致”を示しているときの中央位置に対応する時間を
検出し、該検出された時間に入力されたデータを通過さ
せるようにセレクタ６０を作動させる。
上記パターン判定手段３０の所定時間に渡っての判定が
“一致”を示しているときの中央位置に対応する時間を
検出し、該検出された時間に入力されたデータを通過さ
せるようにセレクタ６０を作動させる。
【００１５】そこで、上記シフト手段４０では上記パタ
ーン判定手段３０の所定時間に渡っての判定信号をラッ
チしておき、このようにラッチされた判定信号をデコー
ダ５０で判読することによって、上記位置を検出するこ
とができる。
ーン判定手段３０の所定時間に渡っての判定信号をラッ
チしておき、このようにラッチされた判定信号をデコー
ダ５０で判読することによって、上記位置を検出するこ
とができる。
【００１６】図２は本発明の一実施例を示すブロック図
であり、データのタイムスロットとクロック周期とは同
一であることを前提としている（図４参照）。入力デー
タは遅延手段１０に入力され、ここで、２段階の遅延回
路１２、１３を介して段階的に所定時間ずつ遅延され
る。ここで得られた各３段階の位相差を持った入力デー
タ，，はそれぞれラッチ手段２０を構成するフリ
ップフロップ２１，２２，２３に受信側クロック信号Ｃ
Ｌｒの立ち上がりでラッチされ、各フリップフロップ２
１，２２，２３よりはデータ’，’，’が出力さ
れる。
であり、データのタイムスロットとクロック周期とは同
一であることを前提としている（図４参照）。入力デー
タは遅延手段１０に入力され、ここで、２段階の遅延回
路１２、１３を介して段階的に所定時間ずつ遅延され
る。ここで得られた各３段階の位相差を持った入力デー
タ，，はそれぞれラッチ手段２０を構成するフリ
ップフロップ２１，２２，２３に受信側クロック信号Ｃ
Ｌｒの立ち上がりでラッチされ、各フリップフロップ２
１，２２，２３よりはデータ’，’，’が出力さ
れる。
【００１７】上記各フリップフロップ２１，２２，２３
の出力データ’，’，’はそれぞれパターン判定
手段３０を構成するパターン検出回路３１，３２，３３
に入力される。このパターン検出回路３１，３２，３３
はそれぞれ図３（ａ）に示すように、シフトレジスタ３
０１とアンドゲート３０２とよりなり、例えば、図３
（ｂ）に示すようなパターンを認識したとき“１”を出
力するようになっている。
の出力データ’，’，’はそれぞれパターン判定
手段３０を構成するパターン検出回路３１，３２，３３
に入力される。このパターン検出回路３１，３２，３３
はそれぞれ図３（ａ）に示すように、シフトレジスタ３
０１とアンドゲート３０２とよりなり、例えば、図３
（ｂ）に示すようなパターンを認識したとき“１”を出
力するようになっている。
【００１８】このようにして得られるパターン判定信号
は、正しいデータの各ビットの中央部分でフリップフロ
ップ２１，２２，２３が作動しているときは、正しいパ
ターンであることを示す“１”を出力することになる。
ところが、後に詳しく説明するように上記フリップフロ
ップ２１，２２，２３が隣接するビットとの境界付近で
作動するときには、該フリップフロップ２１，２２，２
３は不定状態にあるので、受信側クロック信号ＣＬｒよ
り位相の進んだ方のビットをラッチする場合、位相の遅
れた方のビットをラッチする場合、あるいは位相の遅れ
た方及び進んだ方のビットのいずれもラッチしない場合
がある。従って、正しいデータの境界付近でフリップフ
ロップ２１，２２，２３が作動している場合は正しいデ
ータをラッチするとは限らないことになる。
は、正しいデータの各ビットの中央部分でフリップフロ
ップ２１，２２，２３が作動しているときは、正しいパ
ターンであることを示す“１”を出力することになる。
ところが、後に詳しく説明するように上記フリップフロ
ップ２１，２２，２３が隣接するビットとの境界付近で
作動するときには、該フリップフロップ２１，２２，２
３は不定状態にあるので、受信側クロック信号ＣＬｒよ
り位相の進んだ方のビットをラッチする場合、位相の遅
れた方のビットをラッチする場合、あるいは位相の遅れ
た方及び進んだ方のビットのいずれもラッチしない場合
がある。従って、正しいデータの境界付近でフリップフ
ロップ２１，２２，２３が作動している場合は正しいデ
ータをラッチするとは限らないことになる。
【００１９】このようにフリップフロップ２１，２２，
２３にラッチされたデータに基づいて上記パターン判定
手段３０でパターン判定した結果である判定信号を、２
段のフリップフロップ４１ａ，４１ｂ，４２ａ，４２
ｂ，４３ａ，４３ｂよりなるシフト手段４０にラッチす
る。ここで、ｂの位相よりもａの位相の方が遅れた位相
であることを“ｂ＞ａ”と表すこととすると、上記フリ
ップフロップ４１ａ、４１ｂ、４２ａ、４２ｂ、４３
ａ、４３ｂはそれぞれシフトレジスタであるため、“４
１ａ＞４１ｂ”、“４２ａ＞４２ｂ”、“４３ａ＞４３
ｂ”の関係が成り立つ。また、遅延回路１２、１３によ
り、１段目のフリップフロップ４１ａ、４２ａ、４３ａ
には“４１ａ＞４２ａ＞４３ａ”の関係が、２段目のフ
リップフロップ４１ｂ、４２ｂ、４３ｂには“４１ｂ＞
４２ｂ＞４３ｂ”の関係が成り立つ。 すなわち、各フリ
ップフロップ４１ａ〜４３ｂには上述した関係で順次遅
れた位相の判定信号が時経列的に並べられることにな
る。このように時経列的に並べられた判定信号を以下に
説明するような方法で、どの段階迄遅延されたデータが
受信側クロック信号ＣＬｒと同期するかをデコーダ５０
で判読し、この判読の結果得られるセレクト信号Ｓｓに
基づいて受信側クロック信号ＣＬｒと同期するデータを
セレクタ６０で抽出して出力するようになっている。
２３にラッチされたデータに基づいて上記パターン判定
手段３０でパターン判定した結果である判定信号を、２
段のフリップフロップ４１ａ，４１ｂ，４２ａ，４２
ｂ，４３ａ，４３ｂよりなるシフト手段４０にラッチす
る。ここで、ｂの位相よりもａの位相の方が遅れた位相
であることを“ｂ＞ａ”と表すこととすると、上記フリ
ップフロップ４１ａ、４１ｂ、４２ａ、４２ｂ、４３
ａ、４３ｂはそれぞれシフトレジスタであるため、“４
１ａ＞４１ｂ”、“４２ａ＞４２ｂ”、“４３ａ＞４３
ｂ”の関係が成り立つ。また、遅延回路１２、１３によ
り、１段目のフリップフロップ４１ａ、４２ａ、４３ａ
には“４１ａ＞４２ａ＞４３ａ”の関係が、２段目のフ
リップフロップ４１ｂ、４２ｂ、４３ｂには“４１ｂ＞
４２ｂ＞４３ｂ”の関係が成り立つ。 すなわち、各フリ
ップフロップ４１ａ〜４３ｂには上述した関係で順次遅
れた位相の判定信号が時経列的に並べられることにな
る。このように時経列的に並べられた判定信号を以下に
説明するような方法で、どの段階迄遅延されたデータが
受信側クロック信号ＣＬｒと同期するかをデコーダ５０
で判読し、この判読の結果得られるセレクト信号Ｓｓに
基づいて受信側クロック信号ＣＬｒと同期するデータを
セレクタ６０で抽出して出力するようになっている。
【００２０】図４〜６は上記回路のタイムチャートを示
すものであり、以下、単位遅延要素の有する遅延量は、
データのタイムスロットの３分の１であることを前提に
説明する。上記したように各遅延回路１１，１２，１３
で遅延された入力データ（各図の（ｂ）（ｄ）
（ｆ））がラッチ手段２０を構成する各ラッチ２１，２
２，２３に受信側クロック信号ＣＬｒの２つの立ち上が
り時刻ｔ1 ，ｔ2 でラッチされ、その出力データ’，
’，’がパターン判定手段３０で判別される（各図
（ｃ）（ｅ）（ｇ））。更に、上記パターン判定手段３
０での判別信号はセレクト信号作成手段４５を構成する
シフト手段４０に入力され、ここで上記時刻ｔ1 に対応
する判別信号（各図Ｐ’，Ｐ’，Ｐ’）、時刻ｔ
2 に対応する判別信号（各図Ｐ”，Ｐ”，Ｐ”）
がラッチされる。
すものであり、以下、単位遅延要素の有する遅延量は、
データのタイムスロットの３分の１であることを前提に
説明する。上記したように各遅延回路１１，１２，１３
で遅延された入力データ（各図の（ｂ）（ｄ）
（ｆ））がラッチ手段２０を構成する各ラッチ２１，２
２，２３に受信側クロック信号ＣＬｒの２つの立ち上が
り時刻ｔ1 ，ｔ2 でラッチされ、その出力データ’，
’，’がパターン判定手段３０で判別される（各図
（ｃ）（ｅ）（ｇ））。更に、上記パターン判定手段３
０での判別信号はセレクト信号作成手段４５を構成する
シフト手段４０に入力され、ここで上記時刻ｔ1 に対応
する判別信号（各図Ｐ’，Ｐ’，Ｐ’）、時刻ｔ
2 に対応する判別信号（各図Ｐ”，Ｐ”，Ｐ”）
がラッチされる。
【００２１】ここで、図４(I) の（Ａ），(II)の
（Ａ），(III) の（Ａ）はデータの変化点（ビットと
次のビットの境界）と受信側クロック信号ＣＬｒの立ち
上がりエッジが近い場合のタイムチャートを示してい
る。この場合、受信側クロック信号ＣＬｒで該受信側ク
ロック信号ＣＬｒより位相の進んだデータをラッチする
ケース（図２(I) の（Ａ））、位相の遅れたデータをラ
ッチするケース（図４(II)の（Ａ））、どちらもラッチ
しないケース（図４(III) の（Ａ））が考えられ、各ケ
ースでパターン判定手段３０で正規パターンであると判
断される（各図（ｃ）（ｅ）（ｇ）に示される“○”は
パターン一致を、“×”はパターン不一致を示す）位相
が各図に示すように異なる。
（Ａ），(III) の（Ａ）はデータの変化点（ビットと
次のビットの境界）と受信側クロック信号ＣＬｒの立ち
上がりエッジが近い場合のタイムチャートを示してい
る。この場合、受信側クロック信号ＣＬｒで該受信側ク
ロック信号ＣＬｒより位相の進んだデータをラッチする
ケース（図２(I) の（Ａ））、位相の遅れたデータをラ
ッチするケース（図４(II)の（Ａ））、どちらもラッチ
しないケース（図４(III) の（Ａ））が考えられ、各ケ
ースでパターン判定手段３０で正規パターンであると判
断される（各図（ｃ）（ｅ）（ｇ）に示される“○”は
パターン一致を、“×”はパターン不一致を示す）位相
が各図に示すように異なる。
【００２２】すなわち、図４(I) の（Ａ）では、受信側
クロック信号ＣＬｒの立ち上がりエッジ（時刻ｔ1 ）よ
り進んだビットｂ1 のデータをフリップフロップ２１
にラッチしており、またデータ、データも時刻ｔ1
で同じビットｂ1 がラッチされている。従って、上記ビ
ットｂ1 が正規のビットフレームの先頭信号を構成する
ビット）である場合、図４(I) の（Ｂ）に示すようにシ
フト手段４０にラッチされたパターン判定手段３０の判
別信号は、データのいずれについても時刻ｔ1 で
ラッチ手段２０にラッチされたデータを正規データと判
定し、時刻ｔ2でラッチされたデータ，，は正規
データとは判定しない。従って、経時的には時刻ｔ1 に
おいてフリップフロップ２１，２２，２３にラッチされ
たデータが正しいデータということになり、その時間的
中間位置にあるデータ（データ）を次段のデコーダ
５０とセレクタ６０で選択すると最も安全なデータが選
択できたことになる。なお、図４(I) に示される“Ｓ”
は、データのうち、いずれのデータが上記選択動
作によって選択されるのかを、図面上、明らかにしたも
のである（以下に説明する図４(II)および(III) に示さ
れる“Ｓ”も同様である）。
クロック信号ＣＬｒの立ち上がりエッジ（時刻ｔ1 ）よ
り進んだビットｂ1 のデータをフリップフロップ２１
にラッチしており、またデータ、データも時刻ｔ1
で同じビットｂ1 がラッチされている。従って、上記ビ
ットｂ1 が正規のビットフレームの先頭信号を構成する
ビット）である場合、図４(I) の（Ｂ）に示すようにシ
フト手段４０にラッチされたパターン判定手段３０の判
別信号は、データのいずれについても時刻ｔ1 で
ラッチ手段２０にラッチされたデータを正規データと判
定し、時刻ｔ2でラッチされたデータ，，は正規
データとは判定しない。従って、経時的には時刻ｔ1 に
おいてフリップフロップ２１，２２，２３にラッチされ
たデータが正しいデータということになり、その時間的
中間位置にあるデータ（データ）を次段のデコーダ
５０とセレクタ６０で選択すると最も安全なデータが選
択できたことになる。なお、図４(I) に示される“Ｓ”
は、データのうち、いずれのデータが上記選択動
作によって選択されるのかを、図面上、明らかにしたも
のである（以下に説明する図４(II)および(III) に示さ
れる“Ｓ”も同様である）。
【００２３】次いで、図４(II)の（Ａ）では受信側クロ
ック信号ＣＬｒの立ち上がりエッジ（時刻ｔ1 ）より遅
れたビットｂ2 のデータをフリップフロップ２１にラ
ッチしており、またデータ、データは上記時刻ｔ1
より１クロック遅れた時刻ｔ 2 で同じビットｂ2 がラッ
チされている。従って、図４(II)の（Ｂ）よりシフト手
段４０にラッチされるパターン判定手段３０の判別信号
はデータについては時刻ｔ1 に、データ，につい
ては時刻ｔ2 にラッチ手段２０にラッチされたデータを
正規データと判定している。この場合、データはラッ
チタイミングが大きくずれているので無視することに
し、時刻ｔ2 にラッチされたデータ，のいずれかを
正しいデータとして選択して出力すればよいことにな
る。そこで、ここではクロック信号ＣＬｒの立ち上がり
がビットの中央に近く、より安全なデータ（データ
’）をデコーダ５０と次段のセレクタ６０で選択する
ようにする。
ック信号ＣＬｒの立ち上がりエッジ（時刻ｔ1 ）より遅
れたビットｂ2 のデータをフリップフロップ２１にラ
ッチしており、またデータ、データは上記時刻ｔ1
より１クロック遅れた時刻ｔ 2 で同じビットｂ2 がラッ
チされている。従って、図４(II)の（Ｂ）よりシフト手
段４０にラッチされるパターン判定手段３０の判別信号
はデータについては時刻ｔ1 に、データ，につい
ては時刻ｔ2 にラッチ手段２０にラッチされたデータを
正規データと判定している。この場合、データはラッ
チタイミングが大きくずれているので無視することに
し、時刻ｔ2 にラッチされたデータ，のいずれかを
正しいデータとして選択して出力すればよいことにな
る。そこで、ここではクロック信号ＣＬｒの立ち上がり
がビットの中央に近く、より安全なデータ（データ
’）をデコーダ５０と次段のセレクタ６０で選択する
ようにする。
【００２４】更に、図４(III) の（Ａ）は受信側クロッ
ク信号ＣＬｒで、データの該受信側クロック信号ＣＬ
ｒより進んだ位相のビットも遅れた位相のビットもラッ
チできていない場合を示している。この場合、データ
、データは時刻ｔ2 でビットｂ2 がラッチされてい
るが、よりビットの中央に近いデータ（データ’）
が選択されることになる。
ク信号ＣＬｒで、データの該受信側クロック信号ＣＬ
ｒより進んだ位相のビットも遅れた位相のビットもラッ
チできていない場合を示している。この場合、データ
、データは時刻ｔ2 でビットｂ2 がラッチされてい
るが、よりビットの中央に近いデータ（データ’）
が選択されることになる。
【００２５】同様に図５はデータの変化点と受信側ク
ロック信号ＣＬｒの立ち上がりが近い場合を示すもので
あり、図６はデータの変化点と受信側クロック信号Ｃ
Ｌｒの立ち上がりが近い場合を示すものである。各場合
についてパターン判定手段３０の判別信号を抽出する
と、それぞれ各図（Ｂ）に示すようになる。なお、図５
および図６に示される“○”“×”および“Ｓ”は、図
４における説明で述べた通りである。
ロック信号ＣＬｒの立ち上がりが近い場合を示すもので
あり、図６はデータの変化点と受信側クロック信号Ｃ
Ｌｒの立ち上がりが近い場合を示すものである。各場合
についてパターン判定手段３０の判別信号を抽出する
と、それぞれ各図（Ｂ）に示すようになる。なお、図５
および図６に示される“○”“×”および“Ｓ”は、図
４における説明で述べた通りである。
【００２６】デコーダ５０は例えばフリップフロップ４
１ａ〜４３ｂの出力を入力するＲＯＭで構成され、該Ｒ
ＯＭは上記フリップフロップ４１ａ〜４３ｂの出力が図
４(I)の（Ｂ）であるときには、遅延回路１２よりの出
力’が出力されるようにセレクタ６０を制御するセレ
クタ信号Ｓｓを出力するようになっている。同様にフリ
ップフロップ４１ａ〜４３ｂの出力が図４，図５，図６
の（Ｂ）のパターンに対応して遅延回路１１，１２，１
３の出力’，’，’の中の適正なデータを抽出す
るセレクタ信号Ｓｓを出力する。
１ａ〜４３ｂの出力を入力するＲＯＭで構成され、該Ｒ
ＯＭは上記フリップフロップ４１ａ〜４３ｂの出力が図
４(I)の（Ｂ）であるときには、遅延回路１２よりの出
力’が出力されるようにセレクタ６０を制御するセレ
クタ信号Ｓｓを出力するようになっている。同様にフリ
ップフロップ４１ａ〜４３ｂの出力が図４，図５，図６
の（Ｂ）のパターンに対応して遅延回路１１，１２，１
３の出力’，’，’の中の適正なデータを抽出す
るセレクタ信号Ｓｓを出力する。
【００２７】また、上記デコーダ５０は図７に示すよう
なゲート回路を用いることができる。すなわち、図４
(I)の（Ｂ）のパターンの場合、シフト手段４０を構成
するフリップフロップ４１ａ〜４３ａの出力信号
Ｐ”，Ｐ”，Ｐ”の反転信号（時刻ｔ2 のラッチ信
号に対応）及びフリップフロップ４１ｂ〜４３ｂの出力
信号Ｐ’，Ｐ’，Ｐ’（時刻ｔ1 のラッチ信号に
対応）が入力されたアンドゲート５１を備える構成とす
る。これによって該アンドゲート５１が“１”を出力す
ると、セレクタ６０ではデータ（データ’）に対応
する遅延回路１２よりの出力’が入力されているアン
ドゲート６２が開かれることになる。
なゲート回路を用いることができる。すなわち、図４
(I)の（Ｂ）のパターンの場合、シフト手段４０を構成
するフリップフロップ４１ａ〜４３ａの出力信号
Ｐ”，Ｐ”，Ｐ”の反転信号（時刻ｔ2 のラッチ信
号に対応）及びフリップフロップ４１ｂ〜４３ｂの出力
信号Ｐ’，Ｐ’，Ｐ’（時刻ｔ1 のラッチ信号に
対応）が入力されたアンドゲート５１を備える構成とす
る。これによって該アンドゲート５１が“１”を出力す
ると、セレクタ６０ではデータ（データ’）に対応
する遅延回路１２よりの出力’が入力されているアン
ドゲート６２が開かれることになる。
【００２８】また、図４(II)の（Ｂ）に示すパターンで
あるときには、シフト手段４０を構成するフリップフロ
ップ４１ａ，４２ｂ，４３ｂの出力Ｐ”，Ｐ’，
Ｐ’、及びフリップフリップ４１ｂ，４２ａ，４３ａの
出力の反転信号Ｐ’，Ｐ”，Ｐ”が入力されるア
ンドゲート５２が備えられる。このアンドゲート５２が
“１”を出力するとセレクタ６０を構成するアンドゲー
ト６３を開いてデータ（データ’）を出力するよう
にしている。
あるときには、シフト手段４０を構成するフリップフロ
ップ４１ａ，４２ｂ，４３ｂの出力Ｐ”，Ｐ’，
Ｐ’、及びフリップフリップ４１ｂ，４２ａ，４３ａの
出力の反転信号Ｐ’，Ｐ”，Ｐ”が入力されるア
ンドゲート５２が備えられる。このアンドゲート５２が
“１”を出力するとセレクタ６０を構成するアンドゲー
ト６３を開いてデータ（データ’）を出力するよう
にしている。
【００２９】このように、デコーダ５０にそれぞれの場
合に対応するアンドゲート５１，５２…を備えることに
よって、セレクタ６０のいずれかのアンドゲート６１，
６２，６３を開いて所定のデータを出力する。尚、図示
していないがセレクタ６０のアンドゲート６１が開かれ
る場合として、例えば図５(II)，(III) のケースが考え
られる。
合に対応するアンドゲート５１，５２…を備えることに
よって、セレクタ６０のいずれかのアンドゲート６１，
６２，６３を開いて所定のデータを出力する。尚、図示
していないがセレクタ６０のアンドゲート６１が開かれ
る場合として、例えば図５(II)，(III) のケースが考え
られる。
【００３０】尚、上記において１ビットを１の遅延要素
で３分の１ずつ遅延する場合についてのみ説明したが、
より多段階に遅延するこによってより安定した位相乗せ
換えを行うことができることはもちろんである。
で３分の１ずつ遅延する場合についてのみ説明したが、
より多段階に遅延するこによってより安定した位相乗せ
換えを行うことができることはもちろんである。
【００３１】また、シフト手段４０では２つの時刻
ｔ1 ，ｔ2 についての判別結果しかラッチしないように
しているが、更に多くの時刻についての判別結果をラッ
チしてもよいことはもちろんである。
ｔ1 ，ｔ2 についての判別結果しかラッチしないように
しているが、更に多くの時刻についての判別結果をラッ
チしてもよいことはもちろんである。
【００３２】図８はセレクト信号作成手段４５の他の実
施例であり、図９はそのタイムチャートである。パター
ン判定手段４０のｎ本の出力は隣接する２本がアンドゲ
ート群４９を構成するアンドゲート４９1 〜４９n-1 に
入力され、これによって図９（ａ）に示すように、パタ
ーン判定手段３０が“一致”（出力“１”）と判断する
時間にタイム差があると、その境界部分ではアンドゲー
ト４９1 〜４９n-1 は“０”を出力する。このアンドゲ
ート４９1 〜４９n-1 の出力はフリップフロップ４８1
〜４８n-1 にラッチされる。このフリップフロップ４８
1 〜４８n-1 は自身の出力と上記アンドゲート４９1 〜
４９n-1 の出力の論理和が入力となっており、これによ
って図９（ｂ）に示すように一旦“１”がフリップフロ
ップ４８1 〜４８n- 1 にラッチされると、その状態を保
持することになる。
施例であり、図９はそのタイムチャートである。パター
ン判定手段４０のｎ本の出力は隣接する２本がアンドゲ
ート群４９を構成するアンドゲート４９1 〜４９n-1 に
入力され、これによって図９（ａ）に示すように、パタ
ーン判定手段３０が“一致”（出力“１”）と判断する
時間にタイム差があると、その境界部分ではアンドゲー
ト４９1 〜４９n-1 は“０”を出力する。このアンドゲ
ート４９1 〜４９n-1 の出力はフリップフロップ４８1
〜４８n-1 にラッチされる。このフリップフロップ４８
1 〜４８n-1 は自身の出力と上記アンドゲート４９1 〜
４９n-1 の出力の論理和が入力となっており、これによ
って図９（ｂ）に示すように一旦“１”がフリップフロ
ップ４８1 〜４８n- 1 にラッチされると、その状態を保
持することになる。
【００３３】上記フリップフロップ４８1 〜４８n-1 の
出力は該フリップフロップ４８1 〜４８n-1 の状態が安
定した時点、すなわち、フレームパターンのラッチ手段
２０への入力開始からフレームの入力が終わる迄の所定
時間経過したときにフリップフロップ４７1 〜４７n-1
にラッチされる。このため、カウンタ４６はラッチ手段
２０の位相の最も進んだ出力がフレームの開始を検出し
てからの所定の設定時間を検出して、上記フリップフロ
ップ４７1 〜４７n-1 にラッチ信号を与えるようになっ
ている。このようにフリップフロップ４７1 〜４７n-1
にラッチされたデータをデコーダ５０であるＲＯＭに入
力され、セレクト信号Ｓｓを得ることになる。
出力は該フリップフロップ４８1 〜４８n-1 の状態が安
定した時点、すなわち、フレームパターンのラッチ手段
２０への入力開始からフレームの入力が終わる迄の所定
時間経過したときにフリップフロップ４７1 〜４７n-1
にラッチされる。このため、カウンタ４６はラッチ手段
２０の位相の最も進んだ出力がフレームの開始を検出し
てからの所定の設定時間を検出して、上記フリップフロ
ップ４７1 〜４７n-1 にラッチ信号を与えるようになっ
ている。このようにフリップフロップ４７1 〜４７n-1
にラッチされたデータをデコーダ５０であるＲＯＭに入
力され、セレクト信号Ｓｓを得ることになる。
【００３４】尚、上記フリップフロップ４７1 〜４７
n-1 、４８1 〜４８n-1 、カウンタ４６はフレームパタ
ーンが開始される直前にリセットされ、次のフレームの
処理に支障を来さないようにしている。
n-1 、４８1 〜４８n-1 、カウンタ４６はフレームパタ
ーンが開始される直前にリセットされ、次のフレームの
処理に支障を来さないようにしている。
【００３５】
【発明の効果】以上説明したように本発明は、ＰＬＬ回
路を用いないで位相乗せ換えを行うことができるので、
ＮＲＺ(Non Return to Zero)等の低い周波数のデータを
そのまま伝送することができ、回路価格を下げることが
でき、また回路をＣＭＯＳで構成することができるの
で、消費電力も少なくすることができる効果がある。
路を用いないで位相乗せ換えを行うことができるので、
ＮＲＺ(Non Return to Zero)等の低い周波数のデータを
そのまま伝送することができ、回路価格を下げることが
でき、また回路をＣＭＯＳで構成することができるの
で、消費電力も少なくすることができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の一実施例ブロック図である。
【図３】本発明のパターン判定手段を示すブロック図で
ある。
ある。
【図４】本発明のタイムチャートである。
【図５】本発明のタイムチャートである。
【図６】本発明のタイムチャートである。
【図７】本発明のデコーダとセレクタを示すブロック図
である。
である。
【図８】セレクト信号作成手段の他の実施例である。
【図９】図８のタイムチャートである。
【図１０】従来例ブロック図である。
【図１１】ユニポーラ信号とＲＺ信号を示す波形図であ
る。
る。
１０ 遅延手段 ２０ ラッチ手段 ３０ パターン判定手段 ４０ シフト手段 ４５ セレクト信号作成手段 ４９ アンドゲート群 ５０ デコーダ ６０ セレクタ
フロントページの続き (72)発明者 松尾 浩之 大阪府大阪市中央区城見二丁目１番61号 富士通関西ディジタル・テクノロジ株 式会社内
Claims (5)
- 【請求項１】 入力データを該入力データを受信する装
置のクロック信号に同期させるデータの位相乗せ換え方
法において、 入力データを多段階に遅延してラッチし、ラッチされた
各段階のデータが所期のパターンと一致する各遅延段階
の入力データのうち、入力データを構成するビットの中
央がより上記クロック信号の立ち上がりに近い入力デー
タに対応する位置を検出し、該位置に迄遅延された入力
データを正規の入力データとするデータの位相乗せ換え
方法。 - 【請求項２】 入力データを該入力データを受信する装
置のクロック信号に同期させるデータの位相乗せ換え方
法において、 入力データを多段階に遅延する遅延手段と、 上記遅延手段で遅延された各遅延段階の入力データをラ
ッチするラッチ手段と、 上記ラッチ手段でラッチされた各遅延段階の入力データ
が所期のパターンと一致するか否かを判断するパターン
判定手段と、 各パターン判定手段が“一致”と判断する各遅延段階の
入力データのうち、入力データを構成するビットの中央
がより上記クロック信号の立ち上がりに近い入力データ
に対応する位置を検出するセレクト信号作成手段と、 上記セレクト信号作成手段の出力によって決定された時
間に迄遅延された入力データを選択的に抽出するセレク
タとを備えたことを特徴とするデータの位相乗せ換え回
路。 - 【請求項３】 上記セレクト信号作成手段が上記パター
ン判定手段の出力を時間的に多段階に渡ってラッチする
シフト手段と、上記シフト手段を構成する各フリップフ
ロップの出力より上記位置を決定するデコーダとよりな
る請求項２に記載のデータの位相乗せ換え回路。 - 【請求項４】 上記セレクト信号作成手段が上記パター
ン判定手段の上記各遅延段階に対応する出力より、該パ
ターン判定手段が“一致”と判断する時間の境界を検出
するアンドゲート群と、該アンドゲート群の出力より上
記位置を検出するデコーダとよりなる請求項２に記載の
データの位相乗せ換え回路。 - 【請求項５】 上記特定パターンが入力データの各フレ
ームの先頭を表すフレームパターンである請求項２に記
載のデータの位相乗せ換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05056165A JP3026398B2 (ja) | 1993-03-16 | 1993-03-16 | データの位相乗せ換え方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05056165A JP3026398B2 (ja) | 1993-03-16 | 1993-03-16 | データの位相乗せ換え方法及び回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268491A JPH06268491A (ja) | 1994-09-22 |
| JP3026398B2 true JP3026398B2 (ja) | 2000-03-27 |
Family
ID=13019486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05056165A Expired - Fee Related JP3026398B2 (ja) | 1993-03-16 | 1993-03-16 | データの位相乗せ換え方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3026398B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5175888B2 (ja) * | 2010-03-25 | 2013-04-03 | 京セラドキュメントソリューションズ株式会社 | 発振異常検出回路 |
-
1993
- 1993-03-16 JP JP05056165A patent/JP3026398B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06268491A (ja) | 1994-09-22 |
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Legal Events
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|---|---|---|---|
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