KR920005244Y1 - 디지탈 반복 신호의 디코딩 회로 - Google Patents

디지탈 반복 신호의 디코딩 회로 Download PDF

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    • H03—ELECTRONIC CIRCUITRY
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Abstract

내용 없음.

Description

디지탈 반복 신호의 디코딩 회로
제 1a 도는 종래 메조리티 디시젼 로직회로의 입출력 상태도, 제 2b 도는 종래 메조리티 디시젼 로직회로도.
제 2 도는 본 고안에 따른 디지탈 반복신호의 디코딩 회로도.
제 2a 도는 본 고안에 따른 전송되는 데이터 폼 예시도.
제 3 도는 본 고안 회로에 따른 메조리티 디시젼 로직의 상세도.
제 4 도는 제 3 도 회로에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 멀티 플렉스 2 : 메조리티 디시젼 로직부
3 : 디코더 M1~Mn : 메조리티 디시젼 로직
2a~2c : D플립플롭 2d : 트라이 스테이트 버퍼
본 고안은 디지탈 신호의 같은 내용 반복시 반복신호의 디코딩 회로에 관한 것으로 특히 MAC(Multiplexed Analog Components)신호의 RDF(Repeated Data Frame)에 적당하도록하는 메조리티 디시젼 로직(Majority Decision Logic)회로를 사용한 디지탈 반복신호 디코딩 회로에 관한 것이다.
종래의 메조리티 디시젼 로직회로는 제 1 도 (나)에 도시된 바와같이 인버터(N1~N3)와 앤드게이트(A1~A4) 및 오아게이트(O1)로 구성되어 제 1 도 (가)에 도시된 표에서와 같이 입력 A,B,C가 1(하이)d1 2개 이상이면 출력(Out Put)이 1(하이)로 출력되고 1(하이)이 2개 미만이면 0(로우)라 출력된다.
그런데 상기와 같은 종래 회로에서는 입력수가 적은 경우에는 로직이 간단하지만 입력수가 많아질수록 로직수가 기하 급수적으로 늘어나게 되는 단점이 있었다.
본 고안은 이러한 단점을 해결하기 위해 안출된 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
먼저 제 2 도에서 그 구성을 보면, 데이터 입력단(A)을 통해 입력된 신호를 받아 m번때 비트(m〈n)는 m번째의 메조리티 디시젼 로직(Mm)에 입력시키는 멀티플렉스(1)와 멀티플렉스(1)로 부터의 신호를 입력받아 '하이'의 수와 '로우'의 수를 비교하여 '하이'의 수가 '로우'의 수보다 많으면 '하이'를 출력시키고 '로우'의 수가 하이의 수보다 많으면 '로우'를 출력시키며 출력 인에이블신호와 리셋 신호를 인가받는 n개의 메조리티 디시젼 로직(Majority Decision Logic)(M1~Mn)으로 구성된 메조리티 디시젼 로직부(2)와 상기 메조리티 디시젼 로직부(2)에 의하여 입력된 신호를 디코딩하는 디코더(3)로 구성된다. 이때 메조리티 디시젼 로직(M1~Mn)은 제 3 도에서와 같이 D-플립플롭(2a~2c)과 트라이스테이트(Tristate) 버퍼(2d)로 구성된다. 즉 데이터 입력은 각 D-플립플롭(2a~2c)의 클락단으로 연결되고 D-플립플롭(2a~2c)의 리셋단자(R)에는 리셋신호가 인가되며, D-플립플롭(2a)의 D입력단에는 5V전원이 인가되고 D-플립플롭(2a)의 Q출력은 D플립플롭(2b)의 D입력이 되며 D플립플롭(2b)의 Q출력은 D플립플롭(2c)의 D입력되고 D플립플롭(2c)의 Q출력은 트라이 스테이트(2d)로 인가되고 트라이 스테이트(2d)는 출력 인에이블 신호에 의해 제어되어 데이터를 출력하도록 구성된다.
상기 구성회로의 동작상태를 설명하면, 제 2a 도에 도시된 바와 같이 전송되어 오는 데이터 폼은 같은 내용의 데이터(데이터A와 데이터B)가 5번 반복하여 전송되어 온다.
데이터는 n비트로 구성되어 있으며 제 2 도의 입력단 A로 입력되어 멀티플렉스(1)에 의하여 첫 번째 비트부터 n번째 비트까지 각 메조리티 디시젼 로직(M1~Mn)에 하나씩 입력된다.
데이터는 다섯 번 반복하여 입력되므로 각 메조리티 디시젼 로직(M1~Mn)에는 5개의 데이터가 입력된다. 이때 메조리티 디시젼 로직(M1~Mn)은 제 3 도와 같이 D-플립플롭(2a~2c)과 트라이스테이트버퍼(2d)로 구성되고, 제 4a 도와 같은 데이터 입력은 각 D-플립플롭(2a~2c)의 클락단으로 연결되어 있어 데이터 입력이 하이(1)일 경우 오른쪽으로 하나씩 시프트하게 된다.
만약에 5개의 데이터 입력중에서 하이(1)가 3개 이상이면 D-플립플롭(2c)의 Q출력이 '하이'이고, 5개의 데이터 입력중 하이(1)가 3개 미만이면 D-플립플롭(2c)의 Q출력이 '로우'가 된다.
따라서 5개의 데이터 입력중에서 '하이'가 더 많으면(3 개이상) D플립플롭의 출력은 하이(1)이고 '로우'(0)가 더 많으면 D플립플롭의 출력은 로우(0)가 된다. (메조리티 디시젼 로직의 특성) 5개의 데이터가 입력되어 로우(0)가 많은지 하이(1)가 많은지 결정되면 제 4c 도와 같이 출력 인에이블신호가 '하이'가 되어 데이터를 출력시킨다. 그리고 새로운 데이터가 입력되기전에 제 4b 도와 같이 리셋신호를 '하이'로하여 D-플립플롭(2a~2c)을 리셋시킨다.
메조리티 디시젼 로직(M1~Mn)에서 결정된 데이터 값이 디코더(C)에 입력되어 데이터를 디코딩하게 된다.
따라서 본 고안은 MAC(Multiplexd Analog components)신호중에서 데이터 에러를 줄이기 위하여 같은 데이터를 5번 반복하여 보내주는 RDF(Feapeated Data Frame)의 디코더에 사용되는 메조리티 디시젼 로직에서 릴레이 타임이 매우적은 메조리티 디시젼 로직으로서 사용될수 있으며 또한 로직의 구성이 간단해지는 효과가 있다.

Claims (2)

  1. 입력단 A로 입력되는 데이터 신호를 받아 첫 번째 비트부터 n번째 비트까지 메조리티 디시젼 로직(M1~Mn)에 하나씩 입력시키는 멀티플렉스(1)와 상기 멀티 플렉스(1)로 부터 일정한 개수의 디지털 데이터 신호를 받아 입력된 디지털 데이터 신호중에서 '하이'의 수와 '로우'의 수를 비교하여 더많은 갯수의 레밸을 출력시키는 n개의 메조리티 디시젼 로직(M1~Mn)으로 구성되는 메조리티 디시젼 로직부(2)와 상기 메조리티 디시젼로직(2)으로 부터 입력된 데이터를 디코딩하는 디코더(3)를 포함하여 구성된 것을 특징으로 하는 디지털 반복신호의 디코딩 회로.
  2. 제 1 항에 있어서, 메조리티 디시젼 로직이 데이터 입력을 클럭신호로 인가받으며 데이터 입력의 '하이'와 '로우'갯수에 의해 출력이 결정되는 D-플립플롭(2a~2c)과 상기 D-플립플롭(2c)의 Q출력을 입력받고 출력인에이블 신호에 의해 제어되어 데이터를 출력하는 트라이 스테이트 버퍼(2d)를 포함하여 구성된 것을 특징으로 하는 디지탈 반복 신호의 디코딩 회로.
KR2019890020246U 1989-12-28 1989-12-28 디지탈 반복 신호의 디코딩 회로 KR920005244Y1 (ko)

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