JPS61255120A - 位相調整回路 - Google Patents
位相調整回路Info
- Publication number
- JPS61255120A JPS61255120A JP60097145A JP9714585A JPS61255120A JP S61255120 A JPS61255120 A JP S61255120A JP 60097145 A JP60097145 A JP 60097145A JP 9714585 A JP9714585 A JP 9714585A JP S61255120 A JPS61255120 A JP S61255120A
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- Japan
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- output
- circuit
- clock pulse
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相調整回路に関し、特に２値デ一タ信号の位
相をビット長の整数分の−の単位で段階的に調整する位
相調整回路に関する。
相をビット長の整数分の−の単位で段階的に調整する位
相調整回路に関する。
２値パルス列から成るデータ信号の位相を調整するため
には、一般にビット周波数のクロック信号でデータ信号
を−たんメモリに書き込み、このクロック信号よシも位
相の遅れた同一周波数のりロックパルスで読み出し、こ
の読出し用のクロックパルスの位相を変えることによっ
て行われている。このため位相調整回路には位相遅れの
異なるクロックパルスを発生させる手段が必要で、例え
ば遅延回鱗を多段に接続して各段の間からクロックパル
スを切シ替えて取シ出すなどの方法が用いられている。
には、一般にビット周波数のクロック信号でデータ信号
を−たんメモリに書き込み、このクロック信号よシも位
相の遅れた同一周波数のりロックパルスで読み出し、こ
の読出し用のクロックパルスの位相を変えることによっ
て行われている。このため位相調整回路には位相遅れの
異なるクロックパルスを発生させる手段が必要で、例え
ば遅延回鱗を多段に接続して各段の間からクロックパル
スを切シ替えて取シ出すなどの方法が用いられている。
上述の従来方式の位相調整回路では、位相をビット長の
整数分の−の単位で調整しようとする場合には、正確に
１／Ｎビツト長の位相差を持つ読出し用のクロックパル
スを発生させねばならないため、例えばビット周波数の
クロック信号をＮ逓倍してこれをＮ分周するなどの手段
によって多相のクロックパルスを発生させることが必要
となシ、読出し用のクロックパルスを発生させる回路が
複雑となる欠点がある。本発明の目的は、上述の欠点を
除去し、回路構成が簡単でビット長の整数分の−の単位
で位相調整ができる位相調整回路を提供することである
。
整数分の−の単位で調整しようとする場合には、正確に
１／Ｎビツト長の位相差を持つ読出し用のクロックパル
スを発生させねばならないため、例えばビット周波数の
クロック信号をＮ逓倍してこれをＮ分周するなどの手段
によって多相のクロックパルスを発生させることが必要
となシ、読出し用のクロックパルスを発生させる回路が
複雑となる欠点がある。本発明の目的は、上述の欠点を
除去し、回路構成が簡単でビット長の整数分の−の単位
で位相調整ができる位相調整回路を提供することである
。
本願第１の発明の位相調整回路は、継続接続されたツリ
ツブフロツブ回路から成るシフトレジスタと、前記７リ
ツプフロツプ回路の各段の信号を出力に選択接続するセ
レクタとを備え、久カデータ信号のビット周波数のＮ倍
（Ｎ≧２の整数）のりロックパルスで前、記入力データ
信号を書き込むようにして構成される。又、本願第２の
発明の位相調整回路は、並列データ信号回路に挿入され
た複数個の前記第１の発明の位相調整回路の並列出力を
、直列データに変換する変換回路に接続することＫよっ
て構成される。
ツブフロツブ回路から成るシフトレジスタと、前記７リ
ツプフロツプ回路の各段の信号を出力に選択接続するセ
レクタとを備え、久カデータ信号のビット周波数のＮ倍
（Ｎ≧２の整数）のりロックパルスで前、記入力データ
信号を書き込むようにして構成される。又、本願第２の
発明の位相調整回路は、並列データ信号回路に挿入され
た複数個の前記第１の発明の位相調整回路の並列出力を
、直列データに変換する変換回路に接続することＫよっ
て構成される。
次に図面を参照して本発明の詳細な説明する。
第１図は本願第１の発明の一実施例を示す回路図、第２
図はその動作を説明するためのタイムチャートである。
図はその動作を説明するためのタイムチャートである。
第１図において、シフトレジスタ１は縦続に接続された
４段の７リツプフロツプ回路（ＦＦ）ｌａｌ ｌ、ｌｃ
、ｌｄから成り、各段の出力はセレクタ２により出力１
００に選択接続されるように構成されている。排他的論
理和回路（ＥＸ−ＯＲ）３はシフトレジスタの書込み用
クロックパルス１０１の符号を反転させる反転制御回路
である。データ入力１０２に加えられるデータ信号（第
２図ａ参照）のビットクロック信号（第２図す参照′）
に対し、書込み用クロックパルスは第２図Ｃに示すよう
一２倍の周波数に選ばれている。ＥＸ−ＯＲ３６制御人
力１０４が＠Ｏ″のとき、このりロックパルスはそのｔ
ｔシフトレジスタ１のクロック入力となシ、られ、ＦＦ
１ｄの出力１０６には第２図ｅのデータ出力が得られる
。これに対してＥＸ−ＯＲ３の制御人力１０４が＠１”
のときはシフトレジ哀夕１のクロック入力は反転され（
第２図ｆ参照）、ＰＦｌＭの出力１０５には第２図ｇの
データ出力が、ＦＦ１ｄの出力１０６には第２図りのデ
ータ出力が得られる。
４段の７リツプフロツプ回路（ＦＦ）ｌａｌ ｌ、ｌｃ
、ｌｄから成り、各段の出力はセレクタ２により出力１
００に選択接続されるように構成されている。排他的論
理和回路（ＥＸ−ＯＲ）３はシフトレジスタの書込み用
クロックパルス１０１の符号を反転させる反転制御回路
である。データ入力１０２に加えられるデータ信号（第
２図ａ参照）のビットクロック信号（第２図す参照′）
に対し、書込み用クロックパルスは第２図Ｃに示すよう
一２倍の周波数に選ばれている。ＥＸ−ＯＲ３６制御人
力１０４が＠Ｏ″のとき、このりロックパルスはそのｔ
ｔシフトレジスタ１のクロック入力となシ、られ、ＦＦ
１ｄの出力１０６には第２図ｅのデータ出力が得られる
。これに対してＥＸ−ＯＲ３の制御人力１０４が＠１”
のときはシフトレジ哀夕１のクロック入力は反転され（
第２図ｆ参照）、ＰＦｌＭの出力１０５には第２図ｇの
データ出力が、ＦＦ１ｄの出力１０６には第２図りのデ
ータ出力が得られる。
すなわち、セレクタ２の接続とＥＸ−ＯＲ３０制御入力
を制御することによシ、２ビツト長の範囲で１／４ビッ
ト単位で位相を調整することができる。以上の説明から
明らかなように、ビット周波数のＮ倍のクロックパルス
を発生させるのみで容易Ｋｌ／２Ｎｌ／２Ｎピツト相の
調整を行うことができる。なお、第１図の回路でＥＸ−
ＯＲ３を用いない場合には、１／Ｎビット単位の調整が
行えることは明らかである。
を制御することによシ、２ビツト長の範囲で１／４ビッ
ト単位で位相を調整することができる。以上の説明から
明らかなように、ビット周波数のＮ倍のクロックパルス
を発生させるのみで容易Ｋｌ／２Ｎｌ／２Ｎピツト相の
調整を行うことができる。なお、第１図の回路でＥＸ−
ＯＲ３を用いない場合には、１／Ｎビット単位の調整が
行えることは明らかである。
第３図は本願第２の発明の一実施例のブロック図であシ
、４列の並列データ信号を直列データに変換する回路で
、直列データ段階で１ビット単位の調整を行う場合を示
している。第３図において、４ａ、 ４ｂ、 ４ｃ、
４ｄ″は七糺ぞれ縦続接続された８段の７リツプフロツ
プ回路から成るシフトレジスタ、５ｍ、５ｂ、５ｃ、５
ｄはそれぞれ８回路を選択するセレクタ、６は並列デー
タを一列データに変換する変換回路である。並列データ
人力にはそれぞ絢、５Ｍｂ／ａのデータ信号が入力され
、各シフトレジスタにはそれぞれ１７ＭＨｚのクロック
パルスがＥＸ−ＯＲ３を介して並列に供給されている。
、４列の並列データ信号を直列データに変換する回路で
、直列データ段階で１ビット単位の調整を行う場合を示
している。第３図において、４ａ、 ４ｂ、 ４ｃ、
４ｄ″は七糺ぞれ縦続接続された８段の７リツプフロツ
プ回路から成るシフトレジスタ、５ｍ、５ｂ、５ｃ、５
ｄはそれぞれ８回路を選択するセレクタ、６は並列デー
タを一列データに変換する変換回路である。並列データ
人力にはそれぞ絢、５Ｍｂ／ａのデータ信号が入力され
、各シフトレジスタにはそれぞれ１７ＭＨｚのクロック
パルスがＥＸ−ＯＲ３を介して並列に供給されている。
各セレクタの制御入力には共通の制御信号が加えられ、
その出力は変換回路６で３４Ｍｂ／ｓの直列データに変
換される。前述した第１の発明の説明から明らかなよう
に、各並列データ回路では１／４ビット単位で４ビツト
長にわたる位相調整が行える。
その出力は変換回路６で３４Ｍｂ／ｓの直列データに変
換される。前述した第１の発明の説明から明らかなよう
に、各並列データ回路では１／４ビット単位で４ビツト
長にわたる位相調整が行える。
従って、直列データ回路では１ビット単位で１６ビツト
長にわたって調整ができることとなる。この実施例にお
いては、各シフトレジスタ及びセレクタは低速（１７Ｍ
Ｈｚ ）で動作させることができ、消費電力の少ないＴ
ＴＬ回路を使用することができる。これに対し直列デー
タ段階で同様な調整を行うためには３４ ＭＨｚで動作
する同規模の回路（フリツプフロツプ回路の段数および
セレクタの回路数）が必要で、消費電力は多いが高速で
動作するＣＭＬ回路を用いなければならず、消費電力が
大きくなる欠点がある。第３図の実施例においてＪ■−
ＯＲ回路を用いなくても３４ ＭＨｚのクロックパルス
を用いれば同様の調整が可能であり、又、クロック周波
数の選定によっては直列データ段階でビット単位でなく
更に細かく位相を調整できることは明らかである。
長にわたって調整ができることとなる。この実施例にお
いては、各シフトレジスタ及びセレクタは低速（１７Ｍ
Ｈｚ ）で動作させることができ、消費電力の少ないＴ
ＴＬ回路を使用することができる。これに対し直列デー
タ段階で同様な調整を行うためには３４ ＭＨｚで動作
する同規模の回路（フリツプフロツプ回路の段数および
セレクタの回路数）が必要で、消費電力は多いが高速で
動作するＣＭＬ回路を用いなければならず、消費電力が
大きくなる欠点がある。第３図の実施例においてＪ■−
ＯＲ回路を用いなくても３４ ＭＨｚのクロックパルス
を用いれば同様の調整が可能であり、又、クロック周波
数の選定によっては直列データ段階でビット単位でなく
更に細かく位相を調整できることは明らかである。
以上詳細に説明しえように、本発明の位相調整回路によ
れば、ビット周波数のＮ倍のクロックパルスを発生させ
るのみでビット長の整数分の−の単位で位相を調整する
ことができ、回路構成が簡単となる効果がある。又、使
用条件によっては消費電力を低減できる効果がある。
れば、ビット周波数のＮ倍のクロックパルスを発生させ
るのみでビット長の整数分の−の単位で位相を調整する
ことができ、回路構成が簡単となる効果がある。又、使
用条件によっては消費電力を低減できる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を説明するためのタイムチャート、第３図は本発明
の他の実施例のブロック図である。 １、ｌａ、ｌｂ、ＩＣ，１ｄ＝７リツプ７０ツブ回路（
ＦＦ ）、２，５ａ、５ｂ、５Ｃ，５ｄ−・−、セレク
タ、３・・・・・・排他的論理和回路（ＥＸ−ＯＲ）、
５・・・・・・変換回路。 代理人 弁理士 内 原 晋゛ン ゛乞−０
動作を説明するためのタイムチャート、第３図は本発明
の他の実施例のブロック図である。 １、ｌａ、ｌｂ、ＩＣ，１ｄ＝７リツプ７０ツブ回路（
ＦＦ ）、２，５ａ、５ｂ、５Ｃ，５ｄ−・−、セレク
タ、３・・・・・・排他的論理和回路（ＥＸ−ＯＲ）、
５・・・・・・変換回路。 代理人 弁理士 内 原 晋゛ン ゛乞−０
Claims (4)
- （１）縦続接続されたフリップフロップ回路から成るシ
フトレジスタと、前記フリップフロップ回路の各段の信
号を出力に選択接続するセレクタとを備え、入力データ
信号のビット周波数のＮ倍（Ｎ≧２の整数）のクロック
パルスで前記入力データ信号を書き込むように構成され
たことを特徴とする位相調整回路。 - （２）前記クロックパルスの符号を反転させる反転制御
回路を備えたことを特徴とする特許請求の範囲第１項記
載の位相調整回路。 - （３）縦続接続されたフリップフロップ回路から成り並
列データ信号回路に挿入された複数個のシフトレジスタ
と、前記フリップフロップ回路の各段の信号を出力に選
択接続する複数個のセレクタと、これらセレクタの並列
出力を直列データに変換する変換回路とを備え、並列デ
ータ信号のビット周波数のＮ倍（Ｎ≧２の整数）のクロ
ックパルスで前記並列データ信号を書き込むように構成
されたことを特徴とする位相調整回路。 - （４）前記クロックパルスの符号を反転させる反転制御
回路を備えたことを特徴とする特許請求の範囲第３項記
載の位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097145A JPS61255120A (ja) | 1985-05-08 | 1985-05-08 | 位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097145A JPS61255120A (ja) | 1985-05-08 | 1985-05-08 | 位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255120A true JPS61255120A (ja) | 1986-11-12 |
Family
ID=14184402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097145A Pending JPS61255120A (ja) | 1985-05-08 | 1985-05-08 | 位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255120A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199323A (ja) * | 1987-10-12 | 1989-04-18 | Nippon Columbia Co Ltd | デイジタルアナログ変換回路 |
| KR100453888B1 (ko) * | 1997-07-24 | 2004-12-17 | 삼성전자주식회사 | 병렬입력/직렬출력 쉬프트 레지스터를 이용한 프로그래머블클럭 펄스 발생기 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161249A (ja) * | 1974-11-25 | 1976-05-27 | Nippon Electric Co | |
| JPS57210722A (en) * | 1981-06-22 | 1982-12-24 | Nec Corp | Digital phase shifting circuit |
-
1985
- 1985-05-08 JP JP60097145A patent/JPS61255120A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161249A (ja) * | 1974-11-25 | 1976-05-27 | Nippon Electric Co | |
| JPS57210722A (en) * | 1981-06-22 | 1982-12-24 | Nec Corp | Digital phase shifting circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199323A (ja) * | 1987-10-12 | 1989-04-18 | Nippon Columbia Co Ltd | デイジタルアナログ変換回路 |
| JPH0361373B2 (ja) * | 1987-10-12 | 1991-09-19 | Nippon Columbia | |
| KR100453888B1 (ko) * | 1997-07-24 | 2004-12-17 | 삼성전자주식회사 | 병렬입력/직렬출력 쉬프트 레지스터를 이용한 프로그래머블클럭 펄스 발생기 |
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