JP2742478B2 - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
- Publication number
- JP2742478B2 JP2742478B2 JP3192337A JP19233791A JP2742478B2 JP 2742478 B2 JP2742478 B2 JP 2742478B2 JP 3192337 A JP3192337 A JP 3192337A JP 19233791 A JP19233791 A JP 19233791A JP 2742478 B2 JP2742478 B2 JP 2742478B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- video signal
- signals
- circuit
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、表示装置の駆動回路で
あって、特に映像信号がデジタルで与えられるものであ
って、更に、そのデジタルデータをサンプリングする必
要のある表示装置の駆動回路に好適に使用されるもので
ある。特に、そのサンプリング速度が、非常に高速を要
求されるもの、例えば、大型高精細の液晶表示装置等の
駆動回路として有用なものである。
あって、特に映像信号がデジタルで与えられるものであ
って、更に、そのデジタルデータをサンプリングする必
要のある表示装置の駆動回路に好適に使用されるもので
ある。特に、そのサンプリング速度が、非常に高速を要
求されるもの、例えば、大型高精細の液晶表示装置等の
駆動回路として有用なものである。
【０００２】
【従来の技術】本発明は、デジタルデータのサンプリン
グを必要とするすべての表示装置の駆動回路に好適に適
用され得るものであるが、ここでは、ＴＦＴ液晶表示装
置の駆動回路を例にとって説明する。
グを必要とするすべての表示装置の駆動回路に好適に適
用され得るものであるが、ここでは、ＴＦＴ液晶表示装
置の駆動回路を例にとって説明する。
【０００３】映像信号がデジタルで与えられる場合に
は、ソースドライバとしては図２３に示すような回路が
用いられる。尚、ここでは簡単のため、映像信号データ
Ｄは２ビットで構成されているものとする。即ち、映像
信号データＤは、０〜３の４つの値を持ち、各絵素に与
えられる信号電圧はＶ0〜Ｖ3の４レベルの中のいずれか
となる。２ビットの映像信号データＤは、各ソースライ
ンに対応する単位回路ＣＥＬＬ１〜ＣＥＬＬｎにそれぞ
れ入力される。各単位回路ＣＥＬＬ１〜ＣＥＬＬｎには
シフトクロック発生器ＳＨＣＫからのシフトクロックも
入力されている。単位回路ＣＥＬＬ１〜ＣＥＬＬｎから
出力される信号電圧は対応するソースラインＯ1〜Ｏnに
それぞれ与えられる。
は、ソースドライバとしては図２３に示すような回路が
用いられる。尚、ここでは簡単のため、映像信号データ
Ｄは２ビットで構成されているものとする。即ち、映像
信号データＤは、０〜３の４つの値を持ち、各絵素に与
えられる信号電圧はＶ0〜Ｖ3の４レベルの中のいずれか
となる。２ビットの映像信号データＤは、各ソースライ
ンに対応する単位回路ＣＥＬＬ１〜ＣＥＬＬｎにそれぞ
れ入力される。各単位回路ＣＥＬＬ１〜ＣＥＬＬｎには
シフトクロック発生器ＳＨＣＫからのシフトクロックも
入力されている。単位回路ＣＥＬＬ１〜ＣＥＬＬｎから
出力される信号電圧は対応するソースラインＯ1〜Ｏnに
それぞれ与えられる。
【０００４】第ｎ番目のソースラインＯnに対する単位
回路ＣＥＬＬｎを図２４に示す。図２４の回路は、映像
信号データＤの各ビット（Ｄ0，Ｄ1）毎に設けられた第
１段目のＤフリップフロップ（サンプリングフリップフ
ロップ）ＭＳＭＰ及び第２段目のフリップフロップ（ホ
ールドフリップフロップ）ＭＨ、１個のデコーダＤＥ
Ｃ、それに４種の外部電圧源Ｖ0〜Ｖ3とソースラインＯ
nとの間に各々設けられたアナログスイッチＡＳＷ0〜Ａ
ＳＷ3により構成される。なお、デジタル映像信号デー
タのサンプリングは、Ｄフリップフロップ以外にも種々
のものを用いることができる。
回路ＣＥＬＬｎを図２４に示す。図２４の回路は、映像
信号データＤの各ビット（Ｄ0，Ｄ1）毎に設けられた第
１段目のＤフリップフロップ（サンプリングフリップフ
ロップ）ＭＳＭＰ及び第２段目のフリップフロップ（ホ
ールドフリップフロップ）ＭＨ、１個のデコーダＤＥ
Ｃ、それに４種の外部電圧源Ｖ0〜Ｖ3とソースラインＯ
nとの間に各々設けられたアナログスイッチＡＳＷ0〜Ａ
ＳＷ3により構成される。なお、デジタル映像信号デー
タのサンプリングは、Ｄフリップフロップ以外にも種々
のものを用いることができる。
【０００５】このデジタルソースドライバは次のように
動作する。映像信号データＤ0、Ｄ1は第ｎ番目の絵素に
対応するサンプリングパルスＳＨＣＫnの立ち上がり時
点でサンプリングフリップフロップＭＳＭＰに取り込ま
れ、そこで保持される。１水平期間のサンプリングが終
了した時点で出力パルスＯＥがホールドフリップフロッ
プＭＨに与えられ、サンプリングフリップフロップＭＳ
ＭＰに保持されていた映像信号データＤ0，Ｄ1はホール
ドフリップフロップＭＨに取り込まれると共にデコーダ
ＤＥＣに出力される。デコーダＤＥＣはこの２ビットの
映像信号データＤ0，Ｄ1をデコードし、その値（０〜
３）に応じてアナログスイッチＡＳＷ0〜ＡＳＷ3のいず
れか１個を導通として、４種の外部電圧Ｖ0〜Ｖ3のいず
れかをソースラインＯnに出力する。
動作する。映像信号データＤ0、Ｄ1は第ｎ番目の絵素に
対応するサンプリングパルスＳＨＣＫnの立ち上がり時
点でサンプリングフリップフロップＭＳＭＰに取り込ま
れ、そこで保持される。１水平期間のサンプリングが終
了した時点で出力パルスＯＥがホールドフリップフロッ
プＭＨに与えられ、サンプリングフリップフロップＭＳ
ＭＰに保持されていた映像信号データＤ0，Ｄ1はホール
ドフリップフロップＭＨに取り込まれると共にデコーダ
ＤＥＣに出力される。デコーダＤＥＣはこの２ビットの
映像信号データＤ0，Ｄ1をデコードし、その値（０〜
３）に応じてアナログスイッチＡＳＷ0〜ＡＳＷ3のいず
れか１個を導通として、４種の外部電圧Ｖ0〜Ｖ3のいず
れかをソースラインＯnに出力する。
【０００６】図２５に赤（Ｒ）、青（Ｂ）、緑（Ｇ）の
信号がそれぞれ独立してコンピュータから送られてくる
場合に対応したソースドライバーの全体の構成図を示
す。
信号がそれぞれ独立してコンピュータから送られてくる
場合に対応したソースドライバーの全体の構成図を示
す。
【０００７】尚、図２３及び図２５においては、出力パ
ルスＯＥと、階調電源Ｖ0〜Ｖ4は省略しているが、これ
れは全ての単位回路に共通に入力されている。これは以
下に説明するソースドライバの図に於いても同様であ
る。
ルスＯＥと、階調電源Ｖ0〜Ｖ4は省略しているが、これ
れは全ての単位回路に共通に入力されている。これは以
下に説明するソースドライバの図に於いても同様であ
る。
【０００８】
【発明が解決しようとする課題】上述のデジタルドライ
バは、従来のアナログドライバと比較すると、非常に高
速なサンプリング（約２５ＭＨｚ）が可能である。しか
しながら、液晶パネルの大型化及び高精細化につれて、
要求されるサンプリング速度は、益々高速となり、上記
のドライバでも対応が困難な状態となりつつある。例え
ば、ワークステーション等に対応した表示装置のドライ
バとしては、従来のサンプリングの２倍程度の高速サン
プリングが要求されている。ドライバを構成するＬＳＩ
自体を、この様な高速サンプリングに対応させることは
困難である。
バは、従来のアナログドライバと比較すると、非常に高
速なサンプリング（約２５ＭＨｚ）が可能である。しか
しながら、液晶パネルの大型化及び高精細化につれて、
要求されるサンプリング速度は、益々高速となり、上記
のドライバでも対応が困難な状態となりつつある。例え
ば、ワークステーション等に対応した表示装置のドライ
バとしては、従来のサンプリングの２倍程度の高速サン
プリングが要求されている。ドライバを構成するＬＳＩ
自体を、この様な高速サンプリングに対応させることは
困難である。
【０００９】本発明はかかる観点から、行われたもので
あり、その目的とするところは、ドライバのサンプリン
グ速度を上げることなく、高速サンプリングと同等の効
果を得ることのできる駆動回路を提供することにある。
あり、その目的とするところは、ドライバのサンプリン
グ速度を上げることなく、高速サンプリングと同等の効
果を得ることのできる駆動回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の駆動回路は、デ
ジタル映像信号が入力される表示装置の駆動回路であっ
て、該デジタル映像信号を複数の分割映像信号に分割し
て出力する映像信号分割手段と、クロック信号が入力さ
れ該複数の分割映像信号に対応するサンプリングクロッ
ク信号を出力するクロック信号発生手段とを備え、該複
数の分割映像信号と該複数のサンプリングクロック信号
の各々を同期させて出力する信号分割回路と、該サンプ
リングクロック信号に基づいて該分割映像信号をサンプ
リングして出力する１つ又は複数のドライバとを備え、
該信号分割回路と該ドライバとを独立する回路構成とし
ており、そのことにより上記目的が達成される。
ジタル映像信号が入力される表示装置の駆動回路であっ
て、該デジタル映像信号を複数の分割映像信号に分割し
て出力する映像信号分割手段と、クロック信号が入力さ
れ該複数の分割映像信号に対応するサンプリングクロッ
ク信号を出力するクロック信号発生手段とを備え、該複
数の分割映像信号と該複数のサンプリングクロック信号
の各々を同期させて出力する信号分割回路と、該サンプ
リングクロック信号に基づいて該分割映像信号をサンプ
リングして出力する１つ又は複数のドライバとを備え、
該信号分割回路と該ドライバとを独立する回路構成とし
ており、そのことにより上記目的が達成される。
【００１１】また、本発明の他の駆動回路は、デジタル
映像信号が入力される表示装置の駆動回路であって、該
デジタル映像信号を複数の分割映像信号に分割して出力
する映像信号分割手段と、クロック信号が入力され該複
数の分割映像信号に対応するサンプリングクロック信号
を出力するクロック信号発生手段とを備え、該複数の分
割映像信号の各々を該サンプリングクロック信号の１つ
にタイミングを整合させて出力する第２の信号分割回路
と、１つの該サンプリングクロック信号に基づいて該複
数の分割映像信号をサンプリングして出力する１つ又は
複数のドライバとを備え、該第２の信号分割回路と該ド
ライバとを独立する回路構成としており、そのことによ
り上記目的が達成される。
映像信号が入力される表示装置の駆動回路であって、該
デジタル映像信号を複数の分割映像信号に分割して出力
する映像信号分割手段と、クロック信号が入力され該複
数の分割映像信号に対応するサンプリングクロック信号
を出力するクロック信号発生手段とを備え、該複数の分
割映像信号の各々を該サンプリングクロック信号の１つ
にタイミングを整合させて出力する第２の信号分割回路
と、１つの該サンプリングクロック信号に基づいて該複
数の分割映像信号をサンプリングして出力する１つ又は
複数のドライバとを備え、該第２の信号分割回路と該ド
ライバとを独立する回路構成としており、そのことによ
り上記目的が達成される。
【００１２】好ましくは、前記ドライバが、前記サンプ
リングクロック信号が入力され、シフトクロック信号を
発生するシフトクロック信号発生手段と、該シフトクロ
ック信号に基づいて前記分割映像信号をサンプリングし
て保持する複数の第１データ保持手段と、該複数の第１
データ保持手段にそれぞれ接続され、所定期間のサンプ
リングが終了した時点で、出力指令信号に基づいて該第
１データ保持手段に保持されている該分割映像信号を取
り込んで保持する第２データ保持手段とを具備する構成
とする。
リングクロック信号が入力され、シフトクロック信号を
発生するシフトクロック信号発生手段と、該シフトクロ
ック信号に基づいて前記分割映像信号をサンプリングし
て保持する複数の第１データ保持手段と、該複数の第１
データ保持手段にそれぞれ接続され、所定期間のサンプ
リングが終了した時点で、出力指令信号に基づいて該第
１データ保持手段に保持されている該分割映像信号を取
り込んで保持する第２データ保持手段とを具備する構成
とする。
【００１３】
【実施例】本発明を実施例について以下に説明する。
【００１４】図１に、本発明の一実施例の基本的構成を
示す。本実施例は、映像信号の分割と、サンプリングク
ロックの発生とを行う信号分割回路Ａ、及びそれらの分
割された映像信号をサンプリングするようにされたソー
スドライバＢを備えている。信号分割回路Ａは、ソース
ドライバＢを構成するＬＳＩとは別のチップ上に構成す
るのが好ましい。信号分割回路Ａにはデジタル映像信号
Ｄと、クロック信号ＣＫとが入力されている。信号分割
回路Ａはこれらの入力から、デジタル映像信号Ｄを３分
割した分割デジタル映像信号ＤＡ、ＤＢ及びＤＣと、そ
れらの分割デジタル映像信号にそれぞれ対応した３種類
のクロック信号ＣＫＡ、ＣＫＢ及びＣＫＣとを発生す
る。
示す。本実施例は、映像信号の分割と、サンプリングク
ロックの発生とを行う信号分割回路Ａ、及びそれらの分
割された映像信号をサンプリングするようにされたソー
スドライバＢを備えている。信号分割回路Ａは、ソース
ドライバＢを構成するＬＳＩとは別のチップ上に構成す
るのが好ましい。信号分割回路Ａにはデジタル映像信号
Ｄと、クロック信号ＣＫとが入力されている。信号分割
回路Ａはこれらの入力から、デジタル映像信号Ｄを３分
割した分割デジタル映像信号ＤＡ、ＤＢ及びＤＣと、そ
れらの分割デジタル映像信号にそれぞれ対応した３種類
のクロック信号ＣＫＡ、ＣＫＢ及びＣＫＣとを発生す
る。
【００１５】クロック信号ＣＫ、デジタル映像信号Ｄ、
分割デジタル映像信号ＤＡ〜ＤＣ、並びにクロック信号
ＣＫＡ〜ＣＫＣのタイミングを図５に示す。
分割デジタル映像信号ＤＡ〜ＤＣ、並びにクロック信号
ＣＫＡ〜ＣＫＣのタイミングを図５に示す。
【００１６】図２に信号分割回路Ａの構成を示す。信号
分割回路Ａは、クロック信号ＣＫからクロック信号ＣＫ
Ａ〜ＣＫＣを発生するクロック発生回路Ｇ、並びに３個
のフリップフロップＦＦ１、ＦＦ２及びＦＦ３を備えて
いる。フリップフロップＦＦ１〜ＦＦ３はデジタル映像
信号Ｄのビット数と同数の入力及び出力を有している。
尚、他の図に於いては各フリップフロップの入力及び出
力としては１個しか図示していないが、それらのフリッ
プフロップも入力される映像信号のビット数に適合した
数の入力及び出力を有しているものとする。
分割回路Ａは、クロック信号ＣＫからクロック信号ＣＫ
Ａ〜ＣＫＣを発生するクロック発生回路Ｇ、並びに３個
のフリップフロップＦＦ１、ＦＦ２及びＦＦ３を備えて
いる。フリップフロップＦＦ１〜ＦＦ３はデジタル映像
信号Ｄのビット数と同数の入力及び出力を有している。
尚、他の図に於いては各フリップフロップの入力及び出
力としては１個しか図示していないが、それらのフリッ
プフロップも入力される映像信号のビット数に適合した
数の入力及び出力を有しているものとする。
【００１７】クロック発生回路Ｇの詳細を図３に示す。
クロック発生回路Ｇは、リング状に接続された３個のフ
リップフロップＦＦ４〜ＦＦ６、フリップフロップＦＦ
４の出力が入力されるフリップフロップＦＦ７、フリッ
プフロップＦＦ４及びＦＦ７の出力が入力されるＯＲ回
路１２、ＯＲ回路１２の出力が入力されるフリップフロ
ップＦＦ８、並びにフリップフロップＦＦ８の出力が入
力されるフリップフロップＦＦ９を備えている。フリッ
プフロップＦＦ７のクロック端子にはクロック信号ＣＫ
が入力されているが、フリップフロップＦＦ４〜ＦＦ
６、ＦＦ８及びＦＦ９のクロック端子にはインバータ１
１を介したクロック信号ＣＫが入力されている。このよ
うな構成のクロック発生回路Ｇに於いては、ＯＲ回路１
２の出力がクロック信号ＣＫＡとなり、フリップフロッ
プＦＦ８の出力がクロック信号ＣＫＢとなり、フリップ
フロップＦＦ９の出力がクロック信号ＣＫＣとなる。ク
ロック信号ＣＫＡ〜ＣＫＣの周波数は、元のクロック信
号ＣＫの周波数の３分の１である。クロック発生回路Ｇ
の各部の信号波形を図４に示す。
クロック発生回路Ｇは、リング状に接続された３個のフ
リップフロップＦＦ４〜ＦＦ６、フリップフロップＦＦ
４の出力が入力されるフリップフロップＦＦ７、フリッ
プフロップＦＦ４及びＦＦ７の出力が入力されるＯＲ回
路１２、ＯＲ回路１２の出力が入力されるフリップフロ
ップＦＦ８、並びにフリップフロップＦＦ８の出力が入
力されるフリップフロップＦＦ９を備えている。フリッ
プフロップＦＦ７のクロック端子にはクロック信号ＣＫ
が入力されているが、フリップフロップＦＦ４〜ＦＦ
６、ＦＦ８及びＦＦ９のクロック端子にはインバータ１
１を介したクロック信号ＣＫが入力されている。このよ
うな構成のクロック発生回路Ｇに於いては、ＯＲ回路１
２の出力がクロック信号ＣＫＡとなり、フリップフロッ
プＦＦ８の出力がクロック信号ＣＫＢとなり、フリップ
フロップＦＦ９の出力がクロック信号ＣＫＣとなる。ク
ロック信号ＣＫＡ〜ＣＫＣの周波数は、元のクロック信
号ＣＫの周波数の３分の１である。クロック発生回路Ｇ
の各部の信号波形を図４に示す。
【００１８】映像信号ＤはフリップフロップＦＦ１〜Ｆ
Ｆ３のそれぞれに入力されている。また、クロック信号
ＣＫＡ〜ＣＫＣはそれぞれフリップフロップＦＦ１〜Ｆ
Ｆ３のクロック端子に入力されている。従って、フリッ
プフロップＦＦ１の出力は図５に示すように、元の映像
信号Ｄの（３Ｎ＋１）番目（Ｎは０以上の整数）のデー
タを連続して出力する分割映像信号ＤＡとなる。また、
分割映像信号ＤＡの周期は元の映像信号Ｄの３倍であ
る。同様に、フリップフロップＦＦ２の出力は、映像信
号Ｄの（３Ｎ＋２）番目のデータを連続して出力する分
割映像信号ＤＢとなり、フリップフロップＦＦ３の出力
は、映像信号Ｄの（３Ｎ＋３）番目のデータを連続して
出力する分割映像信号ＤＣとなる。
Ｆ３のそれぞれに入力されている。また、クロック信号
ＣＫＡ〜ＣＫＣはそれぞれフリップフロップＦＦ１〜Ｆ
Ｆ３のクロック端子に入力されている。従って、フリッ
プフロップＦＦ１の出力は図５に示すように、元の映像
信号Ｄの（３Ｎ＋１）番目（Ｎは０以上の整数）のデー
タを連続して出力する分割映像信号ＤＡとなる。また、
分割映像信号ＤＡの周期は元の映像信号Ｄの３倍であ
る。同様に、フリップフロップＦＦ２の出力は、映像信
号Ｄの（３Ｎ＋２）番目のデータを連続して出力する分
割映像信号ＤＢとなり、フリップフロップＦＦ３の出力
は、映像信号Ｄの（３Ｎ＋３）番目のデータを連続して
出力する分割映像信号ＤＣとなる。
【００１９】信号分割回路Ａから出力されるクロック信
号ＣＫＡ〜ＣＫＣ、並びに分割デジタル映像信号ＤＡ〜
ＤＣは、ソースドライバＢに入力されている。図６にソ
ースドライバＢの構成を示す。ソースドライバＢは、３
個のシフトクロック発生器ＳＨＣＫ１〜ＳＨＣＫ３、並
びに各ソースラインＯ1、Ｏ2、…にそれぞれ対応する単
位回路ＣＥＬＬ１、ＣＥＬＬ２、…を備えている。シフ
トクロック発生器ＳＨＣＫ１〜ＳＨＣＫ３には、クロッ
ク信号ＣＫＡ〜ＣＫＣがそれぞれ入力されている。（３
Ｎ＋１）番目の単位回路ＣＥＬＬ（３Ｎ＋１）には、分
割映像信号ＤＡ及びシフトクロック発生器ＳＨＣＫ１の
出力が入力されている。同様に、（３Ｎ＋２）番目の単
位回路ＣＥＬＬ（３Ｎ＋２）には、分割映像信号ＤＢ及
びシフトクロック発生器ＳＨＣＫ２の出力が入力され、
（３Ｎ＋３）番目の単位回路ＣＥＬＬ（３Ｎ＋３）に
は、分割映像信号ＤＣ及びシフトクロック発生器ＳＨＣ
Ｋ３の出力が入力されている。
号ＣＫＡ〜ＣＫＣ、並びに分割デジタル映像信号ＤＡ〜
ＤＣは、ソースドライバＢに入力されている。図６にソ
ースドライバＢの構成を示す。ソースドライバＢは、３
個のシフトクロック発生器ＳＨＣＫ１〜ＳＨＣＫ３、並
びに各ソースラインＯ1、Ｏ2、…にそれぞれ対応する単
位回路ＣＥＬＬ１、ＣＥＬＬ２、…を備えている。シフ
トクロック発生器ＳＨＣＫ１〜ＳＨＣＫ３には、クロッ
ク信号ＣＫＡ〜ＣＫＣがそれぞれ入力されている。（３
Ｎ＋１）番目の単位回路ＣＥＬＬ（３Ｎ＋１）には、分
割映像信号ＤＡ及びシフトクロック発生器ＳＨＣＫ１の
出力が入力されている。同様に、（３Ｎ＋２）番目の単
位回路ＣＥＬＬ（３Ｎ＋２）には、分割映像信号ＤＢ及
びシフトクロック発生器ＳＨＣＫ２の出力が入力され、
（３Ｎ＋３）番目の単位回路ＣＥＬＬ（３Ｎ＋３）に
は、分割映像信号ＤＣ及びシフトクロック発生器ＳＨＣ
Ｋ３の出力が入力されている。
【００２０】本実施例のように映像信号を３分割する場
合には、分割映像信号及びサンプリングクロック信号の
速度は共に元の信号の３分の１に低下する。従って、元
の映像信号及びクロック信号の速度は、ソースドライバ
Ｂの限界速度の３倍迄高速化可能となる。
合には、分割映像信号及びサンプリングクロック信号の
速度は共に元の信号の３分の１に低下する。従って、元
の映像信号及びクロック信号の速度は、ソースドライバ
Ｂの限界速度の３倍迄高速化可能となる。
【００２１】映像信号を２分割する実施例に於ける信号
分割回路Ａの構成を図７に示す。この実施例に於ける各
クロック信号及び映像信号のタイミングチャートを図８
に、ソースドライバＢの構成を図９に示す。この実施例
の場合には、分割映像信号及びサンプリングクロック信
号の速度は共に元の信号の２分の１に低下する。
分割回路Ａの構成を図７に示す。この実施例に於ける各
クロック信号及び映像信号のタイミングチャートを図８
に、ソースドライバＢの構成を図９に示す。この実施例
の場合には、分割映像信号及びサンプリングクロック信
号の速度は共に元の信号の２分の１に低下する。
【００２２】ＲＧＢの信号が独立して同時に入力される
構成に適用した実施例の基本構成を図１０に示す。本実
施例では入力された映像信号は２分割される。本実施例
の信号分割回路Ａを図１１に、ソースドライバＢを図１
２に示す。
構成に適用した実施例の基本構成を図１０に示す。本実
施例では入力された映像信号は２分割される。本実施例
の信号分割回路Ａを図１１に、ソースドライバＢを図１
２に示す。
【００２３】本発明の他の実施例の基本構成を図１３に
示す。本実施例では、信号分割回路Ａは単一のクロック
信号ＣＬＫを出力し、ソースドライバＢはそのクロック
信号ＣＬＫに基づいてサンプリングを行う。本実施例に
於ける各クロック信号及び映像信号のタイミングチャー
トを図１４に示す。
示す。本実施例では、信号分割回路Ａは単一のクロック
信号ＣＬＫを出力し、ソースドライバＢはそのクロック
信号ＣＬＫに基づいてサンプリングを行う。本実施例に
於ける各クロック信号及び映像信号のタイミングチャー
トを図１４に示す。
【００２４】本実施例の信号分割回路Ａは図１５に示す
構成を有している。信号分割回路Ａは、クロック信号Ｃ
Ｋからクロック信号ＣＫＡ〜ＣＫＣを発生するクロック
発生回路Ｇ、並びに５個のフリップフロップＦＦ１〜Ｆ
Ｆ３、ＦＦ１１及びＦＦ１２を備えている。クロック発
生回路Ｇ及びフリップフロップＦＦ１〜ＦＦ３の構成は
前述の図２のものと同様である。フリップフロップＦＦ
１及びＦＦ２の出力はそれぞれフリップフロップＦＦ１
１及びＦＦ１２に入力されている。クロック信号ＣＫＣ
は単一のクロック信号ＣＫＣとして出力されると共に、
フリップフロップＦＦ１１及びＦＦ１２のクロック端子
にも入力されている。フリップフロップＦＦ１１及びＦ
Ｆ１２の出力はそれぞれ映像信号ＤＡ及びＤＢとして出
力される。
構成を有している。信号分割回路Ａは、クロック信号Ｃ
Ｋからクロック信号ＣＫＡ〜ＣＫＣを発生するクロック
発生回路Ｇ、並びに５個のフリップフロップＦＦ１〜Ｆ
Ｆ３、ＦＦ１１及びＦＦ１２を備えている。クロック発
生回路Ｇ及びフリップフロップＦＦ１〜ＦＦ３の構成は
前述の図２のものと同様である。フリップフロップＦＦ
１及びＦＦ２の出力はそれぞれフリップフロップＦＦ１
１及びＦＦ１２に入力されている。クロック信号ＣＫＣ
は単一のクロック信号ＣＫＣとして出力されると共に、
フリップフロップＦＦ１１及びＦＦ１２のクロック端子
にも入力されている。フリップフロップＦＦ１１及びＦ
Ｆ１２の出力はそれぞれ映像信号ＤＡ及びＤＢとして出
力される。
【００２５】図１４のタイミングチャートから明らかな
ように、本実施例では、信号分割回路Ａから出力される
分割映像信号ＤＡ、ＤＢ及びＤＣのタイミングが整合さ
れ、クロック信号ＣＫＬのタイミングとも一致してい
る。このため、本実施例によれば、信号分割回路Ａから
ソースドライバＢへ送られるクロック信号としてはクロ
ック信号ＣＫＬだけでよい。従って、ソースドライバＢ
を構成するＬＳＩの入力端子の数を減らすことが出来
る。
ように、本実施例では、信号分割回路Ａから出力される
分割映像信号ＤＡ、ＤＢ及びＤＣのタイミングが整合さ
れ、クロック信号ＣＫＬのタイミングとも一致してい
る。このため、本実施例によれば、信号分割回路Ａから
ソースドライバＢへ送られるクロック信号としてはクロ
ック信号ＣＫＬだけでよい。従って、ソースドライバＢ
を構成するＬＳＩの入力端子の数を減らすことが出来
る。
【００２６】ソースドライバＢの構成を図１６に示す。
本実施例によれば、ソースドライバＢとしては、従来の
駆動回路に用いられているＲＧＢの信号を同時にサンプ
リングするソースドライバを使用することができる。
本実施例によれば、ソースドライバＢとしては、従来の
駆動回路に用いられているＲＧＢの信号を同時にサンプ
リングするソースドライバを使用することができる。
【００２７】図１３の構成を２分割構成とした実施例に
於ける信号分割回路Ａ及びソースドライバＢの構成を図
１７及び図１８にそれぞれ示す。この実施例に於ける各
クロック信号及び映像信号のタイミングチャートを図１
９にに示す。この実施例の場合には、分割映像信号及び
サンプリングクロック信号の速度は共に元の信号の２分
の１に低下する。
於ける信号分割回路Ａ及びソースドライバＢの構成を図
１７及び図１８にそれぞれ示す。この実施例に於ける各
クロック信号及び映像信号のタイミングチャートを図１
９にに示す。この実施例の場合には、分割映像信号及び
サンプリングクロック信号の速度は共に元の信号の２分
の１に低下する。
【００２８】また、図１７のＲＧＢの信号が独立して同
時に入力される構成に適用した実施例の基本構成を図２
０に示す。本実施例の信号分割回路Ａを図２１に、ソー
スドライバＢを図２２に示す。
時に入力される構成に適用した実施例の基本構成を図２
０に示す。本実施例の信号分割回路Ａを図２１に、ソー
スドライバＢを図２２に示す。
【００２９】尚、信号分割回路Ａを、コンピュータ等の
内部で実現してもよい。
内部で実現してもよい。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、駆動回路を構成するＬＳＩの特性によって制
限される最高サンプリング速度の、最低でも２倍の速度
で地質的に動作するシステムが可能になる。
によれば、駆動回路を構成するＬＳＩの特性によって制
限される最高サンプリング速度の、最低でも２倍の速度
で地質的に動作するシステムが可能になる。
【００３１】また、映像信号分割手段（及びクロック信
号発生手段又はタイミング整合手段）は、小規模な回路
であるため、特にＬＳＩ化の必要性はなく、高速な素子
を使用することが可能である。
号発生手段又はタイミング整合手段）は、小規模な回路
であるため、特にＬＳＩ化の必要性はなく、高速な素子
を使用することが可能である。
【００３２】また、映像信号分割手段（及びクロック信
号発生手段又はタイミング整合手段）は、複数のソース
ドライバに対して基本的には１つを設けるだけで良い。
従って、それらの手段を高価な高速素子で実現したとし
ても、全体のコストへの影響はさほど大きくない。
号発生手段又はタイミング整合手段）は、複数のソース
ドライバに対して基本的には１つを設けるだけで良い。
従って、それらの手段を高価な高速素子で実現したとし
ても、全体のコストへの影響はさほど大きくない。
【００３３】以上述べた様に、本発明は、従来の方法で
は不可能であった高速のサンプリングを、システムとし
て可能とすることができるので、その効果は極めて大き
なものとなる。
は不可能であった高速のサンプリングを、システムとし
て可能とすることができるので、その効果は極めて大き
なものとなる。
【図１】本発明の第１の実施例の基本構成を示すブロッ
ク図である。
ク図である。
【図２】第１の実施例の信号分割回路を示す図である。
【図３】第１の実施例のシフトクロック発生回路の回路
図である。
図である。
【図４】図３のシフトクロック発生回路のタイミングチ
ャートである。
ャートである。
【図５】第１の実施例のタイミングチャートである。
【図６】第１の実施例のソースドイラバを示す図であ
る。
る。
【図７】第２の実施例の信号分割回路を示す図である。
【図８】第２の実施例のタイミングチャートである。
【図９】第２の実施例のソースドイラバを示す図であ
る。
る。
【図１０】第３の実施例の基本構成を示すブロック図で
ある。
ある。
【図１１】第３の実施例の信号分割回路を示す図であ
る。
る。
【図１２】第３の実施例のソースドイラバを示す図であ
る。
る。
【図１３】第４の実施例の基本構成を示すブロック図で
ある。
ある。
【図１４】第４の実施例のタイミングチャートである。
【図１５】第４の実施例の信号分割回路を示す図であ
る。
る。
【図１６】第４の実施例のソースドイラバを示す図であ
る。
る。
【図１７】第５の実施例の信号分割回路を示す図であ
る。
る。
【図１８】第５の実施例のソースドイラバを示す図であ
る。
る。
【図１９】第５の実施例のタイミングチャートである。
【図２０】第６の実施例の基本構成を示すブロック図で
ある。
ある。
【図２１】第６の実施例の信号分割回路を示す図であ
る。
る。
【図２２】第６の実施例のソースドイラバを示す図であ
る。
る。
【図２３】従来例のソースドイラバを示す図である。
【図２４】図２３のソースドイラバに於ける各ソースラ
インに対応する部分を示す図である。
インに対応する部分を示す図である。
【図２５】他の従来例のソースドイラバを示す図であ
る。
る。
Ａ 信号分割回路 Ｂ ソースドライバ Ｄ デジタル映像信号 ＤＡ〜ＤＣ 分割映像信号 ＣＫＡ〜ＣＫＣ 複数のクロック信号 ＣＫＬ 単一のクロック信号
Claims (3)
- 【請求項１】デジタル映像信号が入力される表示装置の
駆動回路であって、 該デジタル映像信号を複数の分割映像信号に分割して出
力する映像信号分割手段と、クロック信号が入力され該
複数の分割映像信号に対応するサンプリングクロック信
号を出力するクロック信号発生手段とを備え、該複数の
分割映像信号と該複数のサンプリングクロック信号の各
々を同期させて出力する信号分割回路と、 該サンプリングクロック信号に基づいて該分割映像信号
をサンプリングして出力する１つ又は複数のドライバと
を備え、該信号分割回路と該ドライバとを独立する回路
構成とした 表示装置の駆動回路。 - 【請求項２】デジタル映像信号が入力される表示装置の
駆動回路であって、 該デジタル映像信号を複数の分割映像信号に分割して出
力する映像信号分割手段と、クロック信号が入力され該
複数の分割映像信号に対応するサンプリングクロック信
号を出力するクロック信号発生手段とを備え、該複数の
分割映像信号の各々を該サンプリングクロック信号の１
つにタイミングを整合させて出力する第２の信号分割回
路と、 １つの該サンプリングクロック信号に基づいて該複数の
分割映像信号をサンプリングして出力する１つ又は複数
のドライバと を備え、該第２の信号分割回路と該ドライ
バとを独立する回路構成とした 表示装置の駆動回路。 - 【請求項３】前記ドライバが、 前記サンプリングクロック信号が入力され、シフトクロ
ック信号を発生するシフトクロック信号発生手段と、 該シフトクロック信号に基づいて前記分割映像信号をサ
ンプリングして保持する複数の第１データ保持手段と、 該複数の第１データ保持手段にそれぞれ接続され、所定
期間のサンプリングが終了した時点で、出力指令信号に
基づいて該第１データ保持手段に保持されている該分割
映像信号を取り込んで保持する第２データ保持手段と を
具備する請求項１又は 請求項２記載の表示装置の駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192337A JP2742478B2 (ja) | 1991-07-31 | 1991-07-31 | 表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192337A JP2742478B2 (ja) | 1991-07-31 | 1991-07-31 | 表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535201A JPH0535201A (ja) | 1993-02-12 |
| JP2742478B2 true JP2742478B2 (ja) | 1998-04-22 |
Family
ID=16289606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192337A Expired - Lifetime JP2742478B2 (ja) | 1991-07-31 | 1991-07-31 | 表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742478B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152348A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 信号処理回路 |
| JP2002202760A (ja) * | 2000-12-27 | 2002-07-19 | Nec Corp | 液晶表示装置の駆動方法及び駆動回路 |
| JP4749687B2 (ja) | 2004-07-30 | 2011-08-17 | シャープ株式会社 | 表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0339786A (ja) * | 1989-07-06 | 1991-02-20 | Matsushita Electric Ind Co Ltd | 駆動回路 |
-
1991
- 1991-07-31 JP JP3192337A patent/JP2742478B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535201A (ja) | 1993-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100365035B1 (ko) | 반도체장치 및 표시장치모듈 | |
| US4859998A (en) | Apparatus and method for driving signal electrodes for liquid crystal display devices | |
| US6535192B1 (en) | Data driving circuit for liquid crystal display | |
| US5801674A (en) | Display device and driving device therefor | |
| KR950010136B1 (ko) | 표시장치의 구동회로 | |
| JPH1124632A (ja) | アクティブマトリクス型画像表示装置及びその駆動方法 | |
| JPH09179535A (ja) | 液晶表示装置のタイミング制御装置 | |
| JP2714161B2 (ja) | 液晶ディスプレイ装置 | |
| JPH07129122A (ja) | 表示駆動装置およびそのデータ伝送方法 | |
| JP2742478B2 (ja) | 表示装置の駆動回路 | |
| JP2923656B2 (ja) | マトリクス型表示装置のデータドライバ | |
| US6452591B1 (en) | Method and apparatus for a data transmitter | |
| JP2638010B2 (ja) | 画像表示装置 | |
| JP2000250495A (ja) | 液晶表示パネルのデータ線駆動装置 | |
| JPH07191631A (ja) | アクティブマトリクス型容量性表示装置及びデータ線駆動用集積回路 | |
| JPH0756543A (ja) | 液晶表示装置の駆動回路 | |
| JP2825214B2 (ja) | 表示装置の駆動回路 | |
| JPH04100089A (ja) | アクティブマトリクス液晶ディスプレイの階調表示駆動回路 | |
| JPH10268825A (ja) | データドライバを有する表示装置 | |
| JPS63185174A (ja) | 液晶表示制御装置 | |
| JPH0628423B2 (ja) | 画像表示装置 | |
| JPH0415684A (ja) | 表示装置の駆動回路 | |
| JP2565144B2 (ja) | 直並列変換器 | |
| JPH0446386A (ja) | 液晶表示装置の駆動回路 | |
| JPH11338403A (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980116 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 14 |