JPH0446386A - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路Info
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- JPH0446386A JPH0446386A JP15603190A JP15603190A JPH0446386A JP H0446386 A JPH0446386 A JP H0446386A JP 15603190 A JP15603190 A JP 15603190A JP 15603190 A JP15603190 A JP 15603190A JP H0446386 A JPH0446386 A JP H0446386A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 239000011159 matrix material Substances 0.000 claims abstract description 11
- 239000010409 thin film Substances 0.000 claims abstract description 4
- 238000005070 sampling Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、薄膜トランジスタマトリックスアレイ（Ｔ
ＦＴアレイ）を有してなるアクティブマトリックス型液
晶表示装置のソースラインを駆動する回路に関する。
ＦＴアレイ）を有してなるアクティブマトリックス型液
晶表示装置のソースラインを駆動する回路に関する。
［従来の技術］
従来、アクティブマトリックス型液晶表示装置のソース
ラインを駆動する回路として、例えば第３図に示すよう
なものが提案されている。
ラインを駆動する回路として、例えば第３図に示すよう
なものが提案されている。
同図において、２１はタイミング発生回路であり、この
タイミング発生回路２１には、後述するアナログ映像信
号に同期した水平同門信号ＨＤおよび垂直同期信号ＶＤ
が基準タイミング信号として供給される。
タイミング発生回路２１には、後述するアナログ映像信
号に同期した水平同門信号ＨＤおよび垂直同期信号ＶＤ
が基準タイミング信号として供給される。
タイミング発生回路２１からのサンプリングクロックＣ
ＫおよびスタートパルスＰＳＴはシフトレジスタ回路２
２に供給される。
ＫおよびスタートパルスＰＳＴはシフトレジスタ回路２
２に供給される。
アナログの映像信号ＳＶａはサンプリングゲート回路２
３に供給される。このゲート回路２３には、映像信号Ｓ
Ｖａをサンプリングして画素信号を得るゲート部が複数
個設けられている。これら複数のゲート部には、各水平
期間において、上述したシフトレジスタ回路２３よりゲ
ートパルスＰＳＧが供給され、１ライン分の画素信号が
サンプリングされる。
３に供給される。このゲート回路２３には、映像信号Ｓ
Ｖａをサンプリングして画素信号を得るゲート部が複数
個設けられている。これら複数のゲート部には、各水平
期間において、上述したシフトレジスタ回路２３よりゲ
ートパルスＰＳＧが供給され、１ライン分の画素信号が
サンプリングされる。
ゲート回Ｈ２３でサンプリングされた１ライン分の画素
信号は、ラッチゲート回路２４に供給される。このゲー
ト回路２４にはタイミング発生回路２１より水平ブラン
キング期間内にラッチパルスＰＬＧが供給され、ゲート
回路２３より供給される１ライン分の画業信号がラッチ
され、次の１水平期間保持される。
信号は、ラッチゲート回路２４に供給される。このゲー
ト回路２４にはタイミング発生回路２１より水平ブラン
キング期間内にラッチパルスＰＬＧが供給され、ゲート
回路２３より供給される１ライン分の画業信号がラッチ
され、次の１水平期間保持される。
そして、このゲート回路２４より出力される１ライン分
の画素信号は、それぞれ出力回路２５を介してＴＦＴア
レイ１０の対応するソースラインＱｓに同時に供給され
る。
の画素信号は、それぞれ出力回路２５を介してＴＦＴア
レイ１０の対応するソースラインＱｓに同時に供給され
る。
第４図は、１個の画素信号に対応するゲート回路２３．
２４および出力回路２５の具体構成を示したものでる。
２４および出力回路２５の具体構成を示したものでる。
つまり、このような構成が１ライン分設けられている。
ここで、Ｇ２３およびＧ２４はゲート、Ｃ２３およびＣ
２４はコンデンサ、Ａ２５はバッファである。
２４はコンデンサ、Ａ２５はバッファである。
第３図に戻って、ゲート駆動回路２６にはタイミング発
生回路２１より制御信号が供給され、各水平期間におい
て出力回路２５よりＴ Ｆ ’ｒアレイ１０の複数のソ
ースラインＱｓに供給される１ライン分の画素信号に対
応した位置のゲートラインΩｇに順次走査パルスが供給
される。
生回路２１より制御信号が供給され、各水平期間におい
て出力回路２５よりＴ Ｆ ’ｒアレイ１０の複数のソ
ースラインＱｓに供給される１ライン分の画素信号に対
応した位置のゲートラインΩｇに順次走査パルスが供給
される。
［発明が解決しようとするｆｆ題コ
ところで、第３図例の駆動回路によれば、アナログの映
像信号ＳＶａを入力する方式であるため、大画面、高画
質のＴＦＴアレイ１０のように１ラインの画素数が増大
すると、 １つの画素信号に許されるサンプリング時間
が短くなり、ゲート回路２３のコンデンサＣ２３の充電
時間が不十分にな）て、映像信号ＳＶａを正確にサンプ
リングできなくなる。つまり、ＴＦＴアレイ１０を映像
信号ＳＶａに対応して正確に駆動できなくなり、良好な
表示品質を得ることが困難であった。
像信号ＳＶａを入力する方式であるため、大画面、高画
質のＴＦＴアレイ１０のように１ラインの画素数が増大
すると、 １つの画素信号に許されるサンプリング時間
が短くなり、ゲート回路２３のコンデンサＣ２３の充電
時間が不十分にな）て、映像信号ＳＶａを正確にサンプ
リングできなくなる。つまり、ＴＦＴアレイ１０を映像
信号ＳＶａに対応して正確に駆動できなくなり、良好な
表示品質を得ることが困難であった。
そこで、この発明では、 １ラインの画素数の多い大画
面、高画質のＴＦＴアレイをも正確に駆動できる濯晶表
示？装置の駆動回路を提供するものである。
面、高画質のＴＦＴアレイをも正確に駆動できる濯晶表
示？装置の駆動回路を提供するものである。
［ｆ！題を解決するための手段］
この発明は、薄膜トランジスタマトリックスアレイを有
してなるアクティブマトリックス型液晶表示装置のソー
スラインを駆動する回路であって、一連の所定ビットの
画素データからなるディジタル映像信号を１ライン分ず
つ順次格納するシフトレジスタ回路と、このシフトしジ
スタ回路に順次格納される１ライン分のディジタル映像
信号を１水平期間保持するラッチ回路と、このラッチ回
路より出力される１ライン分のディジタル映像信号を構
成する各画素データをそれぞれアナログ信号に変換し、
マトリックスアレイの対応するソースラインにアナログ
映像信号として供給する変換回路とを備えるものである
。
してなるアクティブマトリックス型液晶表示装置のソー
スラインを駆動する回路であって、一連の所定ビットの
画素データからなるディジタル映像信号を１ライン分ず
つ順次格納するシフトレジスタ回路と、このシフトしジ
スタ回路に順次格納される１ライン分のディジタル映像
信号を１水平期間保持するラッチ回路と、このラッチ回
路より出力される１ライン分のディジタル映像信号を構
成する各画素データをそれぞれアナログ信号に変換し、
マトリックスアレイの対応するソースラインにアナログ
映像信号として供給する変換回路とを備えるものである
。
［作 用〕
上述構成においては、ディジタル映像信号ＳＶｄをシフ
トしジスタ回ｖＩｉ２に１ライン分ずつ順次格納し、次
いてシフトしジスタ回路２にｌ１ｌｉ！次格納される１
ライン分のディジタル映像信号をラッチ回路３て１水平
間間保持して変換回路４てアナログの映像信号に変換し
てＴＰＴアレイ１０のソースラインに供給するものであ
り、従来のようにアナログの映像信号ＳＶａより画素信
号をサンプリングする等の処理をするものてないため、
１ラインの画素数が増大してもＴＦＴアレイ１０の駆動
が不十分となることはなく、映像信号ＳＶｄに対応して
ＴＦＴアレイを正確に駆動できるようになる。
トしジスタ回ｖＩｉ２に１ライン分ずつ順次格納し、次
いてシフトしジスタ回路２にｌ１ｌｉ！次格納される１
ライン分のディジタル映像信号をラッチ回路３て１水平
間間保持して変換回路４てアナログの映像信号に変換し
てＴＰＴアレイ１０のソースラインに供給するものであ
り、従来のようにアナログの映像信号ＳＶａより画素信
号をサンプリングする等の処理をするものてないため、
１ラインの画素数が増大してもＴＦＴアレイ１０の駆動
が不十分となることはなく、映像信号ＳＶｄに対応して
ＴＦＴアレイを正確に駆動できるようになる。
［実 施 例］
以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。
いて説明する。
同図において、１はタイミング発生回路であり、このタ
イミング発生回路１には、後述するディジタルの映像信
号ＳＶｄに同期した水平同期信号ＨＤおよび垂直同期信
号ｖＯが基準タイミング信号として供給される。
イミング発生回路１には、後述するディジタルの映像信
号ＳＶｄに同期した水平同期信号ＨＤおよび垂直同期信
号ｖＯが基準タイミング信号として供給される。
２はシフトレジスタ回路であり、このシフトレジスタ回
路２には、８ビツトのディジタル映像信号ＳＶｄが供給
される。タイミング発生回路ｌよリシフトしジスタ回路
２にはクロックＣＬＫが供給され、各水平期間において
映像信号ＳＶｄが１ライン分ずつ順次格納される。
路２には、８ビツトのディジタル映像信号ＳＶｄが供給
される。タイミング発生回路ｌよリシフトしジスタ回路
２にはクロックＣＬＫが供給され、各水平期間において
映像信号ＳＶｄが１ライン分ずつ順次格納される。
各水平期間てシフトレジスタ回路２に格納される１ライ
ン分の画素データは、ラッチ回路３に供給される。この
ラッチ回路３にはタイミング発生回路ｌより水平ブラン
キング期間内にラッチパルスＰＬが供給され、シフトレ
ジスタ回路２より供給される１ライン分の画素データが
ラッチされ、次の１水平期間保持される。
ン分の画素データは、ラッチ回路３に供給される。この
ラッチ回路３にはタイミング発生回路ｌより水平ブラン
キング期間内にラッチパルスＰＬが供給され、シフトレ
ジスタ回路２より供給される１ライン分の画素データが
ラッチされ、次の１水平期間保持される。
ラッチ回路３より出力される１ライン分の画素データは
変換回路４に供給される。
変換回路４に供給される。
この変換回路４ては、８ビツトの各画素データが、それ
ぞれアナログの画素信号に変換される。
ぞれアナログの画素信号に変換される。
第２図は、変換回路４の１画素部分の構成を示すもので
ある。
ある。
同図において、ＩＮ７〜ＩＮＯは、それぞれ８ビツトの
画素データを構成するＤ７〜ＤＯのビット信号の入力端
子である。これらＤ７〜ＤＯのピット信号は、それぞれ
インバータを介して一対のＰチャネルＭＯＳＦＥＴで構
成されるアナログスイッチＡ、 Ｓ ７〜ＡＳＯに制御
信号として供給される。
画素データを構成するＤ７〜ＤＯのビット信号の入力端
子である。これらＤ７〜ＤＯのピット信号は、それぞれ
インバータを介して一対のＰチャネルＭＯＳＦＥＴで構
成されるアナログスイッチＡ、 Ｓ ７〜ＡＳＯに制御
信号として供給される。
また、アナログスイッチＡ５７〜ＡＳＯには、ダイオー
ド接続されたＰチャネルＭＯＳＦＥＴで構成されるＲ−
２Ｒラダ一抵抗回路が接続される。
ド接続されたＰチャネルＭＯＳＦＥＴで構成されるＲ−
２Ｒラダ一抵抗回路が接続される。
このラダー抵抗回路には、低圧側の基準電圧ＶｓＳおよ
び高圧側の基準電圧Ｖｃｃが供給される。
び高圧側の基準電圧Ｖｃｃが供給される。
そして、ラダー抵抗回路で形成される各ビットに対応す
る電圧が、Ｄ７〜ＤＯのビ・ント信号に応じてアナログ
スイッチＡＳ７〜ＡＳＯでもって選択的に取り出されて
加算され、その加算出力がアナログ画素信号としてアン
プＡＭＰを通じて出力端子ＯＵＴに導出される。
る電圧が、Ｄ７〜ＤＯのビ・ント信号に応じてアナログ
スイッチＡＳ７〜ＡＳＯでもって選択的に取り出されて
加算され、その加算出力がアナログ画素信号としてアン
プＡＭＰを通じて出力端子ＯＵＴに導出される。
なお、第２図例の回路動作は、従来周知のＲ−２Ｒラダ
ー抵抗によるＤ／Ａコンバータの回路動作と同じである
ので、詳細説明は省略する。
ー抵抗によるＤ／Ａコンバータの回路動作と同じである
ので、詳細説明は省略する。
第１図に戻って、変換回路４からは、ラッチ回路３より
供給される１ライン分のディジタルの画素データにそれ
ぞれ対応したレベルのアナログの画素信号が出力され、
それぞれ出力回路６を介してＴＦＴアレイ】０の対応す
るソースライン１２ｓに同時に供給される。
供給される１ライン分のディジタルの画素データにそれ
ぞれ対応したレベルのアナログの画素信号が出力され、
それぞれ出力回路６を介してＴＦＴアレイ】０の対応す
るソースライン１２ｓに同時に供給される。
また、７はゲート駆動回路であり、このゲート駆動回路
７にはタイミング発生回路Ｉより制御信号が供給され、
各水平期間において出力回路６よりＴＦＴアレイｌＯの
複数のソースライン９ｓに供給されるｌライン分の画業
信号に対応した位置のゲートライン９８に順次走査パル
スが供給される。
７にはタイミング発生回路Ｉより制御信号が供給され、
各水平期間において出力回路６よりＴＦＴアレイｌＯの
複数のソースライン９ｓに供給されるｌライン分の画業
信号に対応した位置のゲートライン９８に順次走査パル
スが供給される。
このように本例においては、ディジタル映像信号ＳＶｄ
はシフトレジスタ回路２に１ライン分ずつ順次格納され
、次いでシフトレジスタ回路２に順次格納される１ライ
ン分のディジタル映像信号はラッチ回路３て１水平間間
保持されて変換回路４てアナログの映像信号に変換され
てＴＰＴアレイｌＯのソースラインΩＳに供給されると
共に、ＴＦＴアレイ】０の複数のソースラインＱｓに供
給される１ライン分の映像信号に対応した位置のゲート
ラインΩｇに順次走査パルスが供給されるものであり、
ＴＦＴアレイ１０の各画素は映像信号ＳＶｄの各画素デ
ータに応したアナログの画素信号によって駆動され、画
像が表示される。
はシフトレジスタ回路２に１ライン分ずつ順次格納され
、次いでシフトレジスタ回路２に順次格納される１ライ
ン分のディジタル映像信号はラッチ回路３て１水平間間
保持されて変換回路４てアナログの映像信号に変換され
てＴＰＴアレイｌＯのソースラインΩＳに供給されると
共に、ＴＦＴアレイ】０の複数のソースラインＱｓに供
給される１ライン分の映像信号に対応した位置のゲート
ラインΩｇに順次走査パルスが供給されるものであり、
ＴＦＴアレイ１０の各画素は映像信号ＳＶｄの各画素デ
ータに応したアナログの画素信号によって駆動され、画
像が表示される。
本例によれば、従来のようにアナログの映像信号ＳＶａ
より画業信号をサンプリングする等の処理をするもので
ないので、１ラインの画素数が増大してもＴＦＴアレイ
の駆動が不十分となることはなく、映像信号ＳＶｄに対
応してＴＦＴアレイ１０を正確に駆動することができる
。
より画業信号をサンプリングする等の処理をするもので
ないので、１ラインの画素数が増大してもＴＦＴアレイ
の駆動が不十分となることはなく、映像信号ＳＶｄに対
応してＴＦＴアレイ１０を正確に駆動することができる
。
なお、上述実施例においては、８ビツトの画業データを
取り扱うようにしたものであるが、画素データのビット
数はこれに限定されるものではない。
取り扱うようにしたものであるが、画素データのビット
数はこれに限定されるものではない。
［発明の効果］
以上説明したように、この発明によれば、ディジタルの
映像信号を取り扱うものであり、従来のようにアナログ
の映ｉｔ信号より画素信号をサンブノングする等の処理
をすることがないため、１ラインの画素数が増大しても
ＴＦＴアレイの駆動が不十分となることはなく、映像信
号に対応してＴＦＴアレイを正確に駆動することができ
る。
映像信号を取り扱うものであり、従来のようにアナログ
の映ｉｔ信号より画素信号をサンブノングする等の処理
をすることがないため、１ラインの画素数が増大しても
ＴＦＴアレイの駆動が不十分となることはなく、映像信
号に対応してＴＦＴアレイを正確に駆動することができ
る。
第１図はこの発明の一実施例を示す構成図、第２図は変
換回路（１画素部分）の構成図、第３図は従来例の構成
図、第４図は従来例の要部の具体構成図である。 １・・・タイミング発生回路 ２・・・シフトレジスタ回路 ３・・・ラッチ回路 ４・・・変換回路 ６・・・出力回路 ７・・・ゲート駆動回路 １０・・・ＴＦＴアレイ 特許出願人 シ ャ −プ株式会社 変換回路（１画素部分）の構成図 第２図
換回路（１画素部分）の構成図、第３図は従来例の構成
図、第４図は従来例の要部の具体構成図である。 １・・・タイミング発生回路 ２・・・シフトレジスタ回路 ３・・・ラッチ回路 ４・・・変換回路 ６・・・出力回路 ７・・・ゲート駆動回路 １０・・・ＴＦＴアレイ 特許出願人 シ ャ −プ株式会社 変換回路（１画素部分）の構成図 第２図
Claims (1)
- （１）薄膜トランジスタマトリックスアレイを有してな
るアクティブマトリックス型液晶表示装置のソースライ
ンを駆動する液晶表示装置の駆動回路において、 一連の所定ビットの画素データからなるディジタル映像
信号を１ライン分ずつ順次格納するシフトレジスタ回路
と、 上記シフトレジスタ回路に順次格納される１ライン分の
ディジタル映像信号を１水平期間保持するラッチ回路と
、 上記ラッチ回路より出力される１ライン分のディジタル
映像信号を構成する各画素データをそれぞれアナログ信
号に変換し、上記マトリックスアレイの対応するソース
ラインにアナログ映像信号として供給する変換回路とを
備えることを特徴とする液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15603190A JPH0446386A (ja) | 1990-06-14 | 1990-06-14 | 液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15603190A JPH0446386A (ja) | 1990-06-14 | 1990-06-14 | 液晶表示装置の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0446386A true JPH0446386A (ja) | 1992-02-17 |
Family
ID=15618802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15603190A Pending JPH0446386A (ja) | 1990-06-14 | 1990-06-14 | 液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0446386A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856816A (en) * | 1995-07-04 | 1999-01-05 | Lg Electronics Inc. | Data driver for liquid crystal display |
| US6064364A (en) * | 1993-12-27 | 2000-05-16 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
| US6580407B1 (en) | 1994-06-08 | 2003-06-17 | Canon Kabushiki Kaisha | Electron-beam generating device having plurality of cold cathode elements, method of driving said device and image forming apparatus applying same |
| US6674420B2 (en) | 1997-04-18 | 2004-01-06 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
-
1990
- 1990-06-14 JP JP15603190A patent/JPH0446386A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064364A (en) * | 1993-12-27 | 2000-05-16 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
| US6580407B1 (en) | 1994-06-08 | 2003-06-17 | Canon Kabushiki Kaisha | Electron-beam generating device having plurality of cold cathode elements, method of driving said device and image forming apparatus applying same |
| US5856816A (en) * | 1995-07-04 | 1999-01-05 | Lg Electronics Inc. | Data driver for liquid crystal display |
| US6674420B2 (en) | 1997-04-18 | 2004-01-06 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
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