JP2825214B2

JP2825214B2 - 表示装置の駆動回路

Info

Publication number: JP2825214B2
Application number: JP12084492A
Authority: JP
Inventors: 久夫岡田; 学田中
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1992-05-13
Filing date: 1992-05-13
Publication date: 1998-11-18
Anticipated expiration: 2013-11-18
Also published as: JPH05313137A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号がディジタル
で与えられ、極めて多階調の表示を行う表示装置の駆動
回路に関する。

【０００２】

【従来の技術】液晶表示装置を駆動する場合、液晶の応
答速度がＣＲＴ（陰極線管）表示装置に使用される蛍光
物質と比較して非常に低いことから、特別の表示駆動回
路が用いられる。すなわち、液晶表示駆動回路では、時
々刻々送られてくる画像信号をそのまま各絵素に与える
のではなく、１水平期間内に各絵素に対応してサンプリ
ングした画像信号をその水平期間中保持し、次の水平期
間の先頭又はその途中の適当な時期に一斉に出力する。
そして、各絵素に対する画像信号電圧の出力を開始した
後、液晶の応答速度を十分に上回る時間だけその信号電
圧を保持しておくのである。

【０００３】上記表示装置の１つとして、スイッチング
素子に薄膜トランジスタ（ＴＦＴ）が使用され、映像デ
ータがディジタルで送られる液晶表示装置がある。その
液晶表示装置を駆動する回路としては、図２０に従来の
ディジタルソースドライバーの１出力対応の構成図を示
す。実際の駆動回路としては、図２０の回路が表示装置
の水平方向分の絵素の数だけ必要とされる。図２１はそ
の全体の構成図を示しており、各ＣＥＬＬは、その１つ
が図２０の回路に対応している。図２１においては、出
力パルスＯＥと、階調電源Ｖ０〜Ｖ３は省略している
が、これらは全てのＣＥＬＬに共通に入力されている。
なお、図２０及び２１の例においては、映像データとし
ては２ビットとしてあり、０〜３の４つの値を持つ。よ
って、階調電源Ｖ０〜Ｖ３から各絵素に与えられる信号
電圧はＶ０〜Ｖ３の４レベルの中のいずれかとなる。

【０００４】図２０の回路は、そのうち第ｎ番目の絵素
に対する部分を示すものである。この回路は、画像信号
データの各ビット（Ｄ₀，Ｄ₁）毎に設けられた第１段
目のＤフリップフロップ（サンプリングフリップフロッ
プ）Ｍｓｍｐ及び第２段目のフリップフロップ（ホール
ドフリップフロップ）ＭＨ、１個のデコレーダＤＥＣ、
それに４種の外部電圧源Ｖ０〜Ｖ３とソースラインＯｎ
との間に各々設けられたアナログスイッチＡＳＷ０〜Ａ
ＳＷ３により構成される。なお、ディジタル画像信号デ
ータのサンプリングは、Ｄフリップフロップ以外にも種
々のものを用いることができる。

【０００５】このディジタルソースドライバーは次のよ
うに動作する。画像信号データＤ０、Ｄ１は第ｎ番目の
絵素に対応するサンプリングパルスＴｓｍｐｎの立ち上
がり時点でサンプリングフリップフロップＭｓｍｐに取
り込まれ、そこで保持される。１水平期間のサンプリン
グが終了した時点で出力パルスＯＥがホールドフリップ
フロップＭＨに与えられ、サンプリングフリップフロッ
プＭｓｍｐに保持されていた画像信号データＤ０、Ｄ１
はホールドフリップフロップＭＨに取り込まれると共に
デコーダＤＥＣに出力される。デコーダＤＥＣはこの２
ビットの画像信号データＤ０、Ｄ１をデコードし、その
値（０〜３）に応じてアナログスイッチＡＳＷ０〜ＡＳ
Ｗ３いずれか１個を導通として、４種の外部電圧Ｖ０〜
Ｖ３のいずれかをソースラインＯｎに出力する。

【０００６】ところで、図２２は、カラー映像用の信号
として、赤（Ｒ）、青（Ｂ）、緑（Ｇ）の信号が並列に
コンピュータから送られて来る場合に対応したソースド
ライバーの全体の構成図を示す。この図において、ＣＥ
ＬＬは図２０の回路に相当しており、ＯＡ用のソースド
ライバーとしては一般にこのように構成される場合が多
い。なお、図２２においては、出力パルスＯＥと、階調
電源Ｖ０〜Ｖ３は省略しているが、これらは全てのＣＥ
ＬＬに共通に入力されている。

【０００７】以上ではデジタルドライバーを説明してい
るが、その他にアナログドライバーが存在する。デジタ
ルドライバーの特徴としては、従来のアナログドライバ
ーと比較すると、非常に高速で且つ精密なサンプリング
が可能である。又、例えば、電子計算機等の端末機の表
示装置駆動回路として使用する場合には、電子計算機等
も本質的にデジタル機器である事から、その整合性もよ
い。しかしながら、下記のような欠点が存在することも
否めない。

【０００８】即ち、階調数が多い場合には、外部から与
えるべき階調用電源の個数が多くなり、実質的に駆動回
路を構成するＬＳＩの製作が困難になることである。例
えば、データが８ビットの場合を考えると、階調数は、
２⁸＝２５６であるから、原理的には、２５６個の階調
用電源を必要とすることである。

【０００９】ところで、アナログの映像信号をアナログ
のままサンプリングするアナログドライバーの場合に
は、原理的に階調数の問題は発生しない。アナログドラ
イバーは、本質的に無限階調ドライバーと考えてよい。
以下に、この従来から使用されているアナログドライバ
ーの原理を簡単に説明する。

【００１０】アナログドライバーの場合における１出力
対応の基本的構成を図２３に示す。図２３は、デジタル
ドライバーにおける図２０に対応している。このアナロ
グドライバーは、アナログスイッチＳＷ１、サンプリン
グコンデンサＣｓｍｐ、アナログスイッチＳＷ２、ホー
ルドコンデンサＣＨ、及び出力バッファアンプＡにより
構成されている。

【００１１】このように構成されたアナログドライバー
は、以下のように動作する。アナログスイッチＳＷ１に
入力されるアナログの映像信号Ｖｓは、サンプリングク
ロック信号Ｔｓｍｐ１〜Ｔｓｍｐｎによって順次サンプ
リングされ、各時点における映像信号Ｖｓの瞬時電圧Ｖ
ｓｍｐ１〜Ｖｓｍｐｎが各サンプリングコンデンサＣｓ
ｍｐに印加される。第ｎ番目のサンプリングコンデンサ
Ｃｓｍｐは第ｎ番目の絵素に対応する映像信号電圧の値
Ｖｓｍｐｎにより充電され、その値を保持する。１水平
走査期間の間にこうして順次サンプリングされ、保持さ
れた信号電圧Ｖｓｍｐ１〜Ｖｓｍｐｎは、全アナログス
イッチＳＷ２に一斉に与えられる出力用パルスＯＥによ
り、各サンプリングコンデンサＣｓｍｐからホールドコ
ンデンサＣＨに移動され、バッファアンプＡを介して、
各絵素に接続されているソースラインＯ１〜Ｏｎに出力
される。

【００１２】

【発明が解決しようとする課題】しかしながら、上記ア
ナログドライバーは、先述したように階調数に原理的な
制約はないが、記憶素子に容量を用いる場合には、記憶
素子自体が本質的に時定数を持っているために、サンプ
リングに要する時間としてその時定数を十分に上回る時
間を必要とし、よってサンプリング速度を原理的に高速
化できないという問題があった。なお、現時点では、最
も高速なアナログドライバーでも、そのサンプリング速
度は６ＭＨ_Z程度であり、デジタルドライバーの３分の
１程度に過ぎない。

【００１３】本発明はかかる課題を解決すべくなされた
ものであり、高速動作が可能であり、しかも階調に制限
のない表示装置の駆動回路を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】本発明の表示装置の駆動
回路は、外部から与えられるディジタル映像信号を複数
に分岐してラッチすると共に、時間的に引き伸ばしたク
ロック信号を分岐された映像信号数に応じた数だけ発
し、該クロック信号に基づいて各分岐されたデータを出
力するディジタル処理回路と、該ディジタル処理回路か
ら出力される複数の映像信号を入力して、該映像信号の
各々をアナログ信号に変換して出力するＤＡ変換回路
と、該ＤＡ変換回路からの複数のアナログ信号を入力
し、該複数のアナログ信号を、該ディジタル処理回路が
発する該クロック信号に基づいてサンプリングするアナ
ログドライバー回路と、を備えており、そのことにより
上記目的を達成できる。

【００１５】前記ディジタル処理回路としては、分岐さ
れた映像信号の１つを出力する位相に、他の分岐された
映像信号を出力する位相を整合させる位相整合回路を備
える構成としてもよい。

【００１６】

【作用】本発明にあっては、外部から与えられるディジ
タル映像信号は、ディジタル処理回路で複数に分岐して
ラッチされ、各分岐された映像信号は時間的に引き伸ば
されたクロック信号に基づいて出力される。この出力さ
れた映像信号は、ＤＡ変換回路によりアナログ信号に変
換されてアナログドライバー回路に与えられ、ここでク
ロック信号に基づいてサンプリングされる。したがっ
て、映像信号を並列的に処理することができ、高速処理
が可能となる。また、アナログドライバー回路を使用し
ているので、無限階調が可能である。

【００１７】また、ディジタル処理回路が位相整合回路
を備える場合は、分岐された映像信号の１つを出力する
位相に、他の分岐された映像信号を出力する位相を整合
させることができる。

【００１８】

【実施例】以下に、本発明の実施例を図面に基づき説明
する。

【００１９】（実施例１）図１は、本実施例における表
示装置の駆動回路の基本的構成を示す。この駆動回路
は、ディジタル映像信号Ｄとクロック信号ＣＫが外部か
ら与えられるディジタル処理回路ＤＰと、ディジタル処
理回路ＤＰから出力される信号ＤＡ、ＤＢ、ＤＣを入力
してＤＡ変換するＤＡ変換回路１と、デジタル処理回路
ＤＰから出力される３種のクロック信号ＣＫＡ、ＣＫ
Ｂ、ＣＫＣ及びＤＡ変換回路から出力される信号ｖＡ、
ｖＢ、ｖＣを入力してサンプリングするアナログドライ
バー回路ＡＤとからなる。

【００２０】図２は、上記デジタル処理回路ＤＰの具体
的な回路構成例を示す。デジタル処理回路ＤＰは、クロ
ック作成回路２と、３つのフリップフロップ回路Ｆ／Ｆ
１，Ｆ／Ｆ２，Ｆ／Ｆ３とにより構成されている。クロ
ック作成回路２は、図３に示すような回路となってお
り、外部から与えられるクロック信号ＣＫに基づいて３
種のクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣを発生させて
フリップフロップ回路Ｆ／Ｆ１，Ｆ／Ｆ２，Ｆ／Ｆ３に
出力する。図３のＲＥＳＥＴは、回路を初期化するため
の信号であり、回路の始動時に１度入力するだけでよ
い。

【００２１】フリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ
２、Ｆ／Ｆ３は、それぞれデータビット数だけのフリッ
プフロップを備えている。例えば、フリップフロップ回
路Ｆ／Ｆ１を例に挙げると、図４に示すように８個のフ
リップフロップを備えている。図４におけるｄ０、ｄ１
〜ｄ６、ｄ７はそれぞれ映像データＤを構成するビット
である。他のフリップフロップ回路Ｆ／Ｆ２、Ｆ／Ｆ３
においても同様に構成されている。

【００２２】このように構成されたデジタル処理回路Ｄ
Ｐにおいては、フリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ
２、Ｆ／Ｆ３は外部から与えられるデジタル映像信号を
３つに分岐してラッチする。また、クロック作成回路
は、外部から与えられるクロック信号ＣＫに基づき、こ
れをディジタル映像信号の分岐数に応じた数で、適当な
時間引き伸ばしたクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ
を発生させ、フリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ
２、Ｆ／Ｆ３や他の回路に出力する。このクロック信号
ＣＫＡ、ＣＫＢ、ＣＫＣを入力すると、該当するフリッ
プフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３は、それ
までラッチしていたデータＤＡ、ＤＢ、ＤＣをＤＡ変換
回路に出力する。

【００２３】ＤＡ変換回路１は、ディジタル信号ＤＡ、
ＤＢ、ＤＣをアナログ変換してアナログ信号ｖＡ、ｖ
Ｂ、ｖＣを得、アナログドライバー回路ＡＤに出力す
る。

【００２４】アナログドライバー回路ＡＤは、図５に示
すような回路構成となっている。このアナログドライバ
ー回路ＡＤは、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣが
与えられるＳＨＣＫ１、ＳＨＣＫ２、ＳＨＣＫ３と、ｖ
Ａが与えられるＣＥＬＬ１、ＣＥＬＬ４、ＣＥＬＬ７、
ＣＥＬＬ１０…と、ｖＢが与えられるＣＥＬＬ２、ＣＥ
ＬＬ５、ＣＥＬＬ８…と、ｖＣが与えられるＣＥＬＬ
３、ＣＥＬＬ６、ＣＥＬＬ９…とからなる。上記ＣＥＬ
Ｌ１、２等は、それぞれ図２３に示すようなアナログド
ライバーの１出力対応の回路から構成されている。な
お、図５においては、実際には与えられている図２３の
出力用パルスＯＥを省略している。

【００２５】上記ＳＨＣＫ１、ＳＨＣＫ２、ＳＨＣＫ３
は、それぞれクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣから
サンプリングクロックを作成し、各ＣＥＬＬに供給する
為の回路であり、一般にシフトレジスタ等により構成さ
れている。詳細には、ＳＨＣＫ１は、クロック信号ＣＫ
Ａからサンプリングクロックを作成してＣＥＬＬ１、Ｃ
ＥＬＬ４、ＣＥＬＬ７、ＣＥＬＬ１０…に出力する。ま
た、ＳＨＣＫ２は、クロック信号ＣＫＢからサンプリン
グクロックを作成してＣＥＬＬ２、ＣＥＬＬ５、ＣＥＬ
Ｌ８…に、ＳＨＣＫ３はクロック信号ＣＫＣからサンプ
リングクロックを作成してＣＥＬＬ３、ＣＥＬＬ６、Ｃ
ＥＬＬ９…に出力する。この出力タイミングは、上記ア
ナログデータｖＡ、ｖＢ、ｖＣがアナログドライバー回
路ＡＤに出力されるタイミングに同期させてある。

【００２６】かかるアナログドライバー回路ＡＤにおい
ては、ディジタル処理回路ＤＰのクロック作成回路２か
ら与えられるクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣに基
づいて、入力したアナログデータｖＡ、ｖＢ、ｖＣをサ
ンプリングする。

【００２７】次に、上述のように構成された表示装置の
駆動回路の動作内容を、図６に基づいて説明する。図６
は、ディジタル処理回路ＤＰに入力されるクロック信号
ＣＫ及びディジタル映像信号Ｄと、ディジタル処理回路
ＤＰから出力されるクロック信号ＣＫＡ、ＣＫＢ、ＣＫ
Ｃ及びデータ出力ＤＡ、ＤＢ、ＤＣ（ＤＡ変換回路への
入力）と、ＤＡ変換回路１の出力ｖＡ、ｖＢ、ｖＣとの
関係を示すタイミングチャートである。クロック信号Ｃ
ＫＡとデータ出力ＤＡ、クロック信号ＣＫＢとデータ出
力ＤＢ、クロック信号ＣＫＣとデータ出力ＤＣがそれぞ
れ組となっている。

【００２８】ディジタル処理回路ＤＰには、クロック信
号ＣＫと同期して映像信号Ｄ（Ｄ１、Ｄ２、Ｄ３、…）
が入力される。ディジタル処理回路ＤＰは、映像信号Ｄ
を３つのフリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ
／Ｆ３に分岐させてラッチする一方、クロック信号ＣＫ
を３倍に時間的に引き伸ばされたクロック信号ＣＫＡ、
ＣＫＢ、ＣＫＣを発生する。クロック信号ＣＫＡの発生
タイミングは、Ｄ１、Ｄ４、Ｄ７、…の映像信号に対応
させてクロック信号ＣＫの３ｍ（ｍは整数）毎に行われ
る。また、クロック信号ＣＫＢ、ＣＫＣは、クロック信
号ＣＫの３ｍ＋１、３ｍ＋２毎に行われる。

【００２９】よって、図示例の場合には、映像信号Ｄ１
はクロック信号ＣＫＡが入力されて次の映像信号Ｄ４に
関するクロック信号ＣＫＡが入力される間保持され、Ｄ
Ａとして出力される。映像信号Ｄ２はクロック信号ＣＫ
Ｂが入力されて次の映像信号Ｄ５に関するクロック信号
ＣＫＢが入力される間保持され、ＤＢとして出力され
る。映像信号Ｄ３はクロック信号ＣＫＣが入力されて次
の映像信号Ｄ６に関するクロック信号ＣＫＣが入力され
る間保持され、ＤＣとして出力される。更に、それ以降
も同様に繰り返される。

【００３０】したがって、ディジタル処理回路ＤＰの入
力、出力の関係は、図６のようになる事は明かである。
データ出力ＤＡ、ＤＢ、ＤＣは、ＤＡ変換回路１へ与え
られ、ここでアナログ信号ｖＡ、ｖＢ、ｖＣとされる。
ｖＡは、クロック信号ＣＫＡに同期し、映像信号Ｄ１、
Ｄ４、Ｄ７、Ｄ１０…に対応して変化するアナログ信号
となって、アナログドライバー回路ＡＤに与えられる。
ｖＢ、ｖＣに関しても同様にアナログ信号となって、ア
ナログドライバー回路ＡＤに与えられる。

【００３１】アナログドライバー回路ＡＤは、前述した
ような構成になっているから、信号ｖＡはクロック信号
ＣＫＡで、ｖＢはクロック信号ＣＫＢで、ｖＣはクロッ
ク信号ＣＫＣのタイミングで、これらのアナログ信号ｖ
Ａ、ｖＢ、ｖＣをサンプリングし、保持すると共に、適
当なタイミングで与えられる出力パルスＯＥ（図５では
省略）によって、その出力端子Ｏ１、Ｏ２…から出力さ
れる。

【００３２】したがって、本実施例の駆動回路において
は、３系統にデータを分岐する場合において、分岐され
たデータ及びそのサンプリング用クロック信号は、共
に、元の３分の１の速度に低下している事が分かる。こ
れは、逆に言えば、元のデータ及びクロック信号は、ア
ナログドライバーＡＤでサンプリングすることが可能な
サンプリング速度の３倍にまで高速化できる事を示して
いる。

【００３３】なお、本発明の駆動回路は、カラー表示を
行う場合にも適用可能である。図７は、赤、青、緑の各
映像データＲ、Ｇ、Ｂがそれぞれ並列に送られてくる場
合の駆動回路の構成を示す。図８は、その駆動回路にお
けるディジタル処理回路ＤＰの構成を示している。ま
た、図９は、この場合のアナログドライバー回路ＡＤの
回路構成図を示す。電子計算機等の表示装置として使用
される場合は、この様な構成になることが普通である。

【００３４】（実施例２）図１０は、本発明の他の実施
例における表示装置の駆動回路の基本的構成を示す。こ
の駆動回路は、ディジタル映像信号Ｄとクロック信号Ｃ
Ｋが外部から与えられるデジタル処理回路ＤＰと、デジ
タル処理回路ＤＰから出力される信号ＤＡ、ＤＢ、ＤＣ
を入力してＤＡ変換するＤＡ変換回路１と、デジタル処
理回路ＤＰから出力されるクロック信号ＣＫＣ及びＤＡ
変換回路から出力されるｖＡ、ｖＢ、ｖＣを入力してサ
ンプリングするアナログドライバー回路ＡＤとからな
る。

【００３５】図１１は、上記ディジタル処理回路ＤＰの
具体的な回路構成例を示す。ディジタル処理回路ＤＰ
は、クロック作成回路２と、５つのフリップフロップ回
路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、Ｆ／Ｆ４、Ｆ／Ｆ５
により構成されている。クロック作成回路２は、前述の
図３と同一構成となっており、外部から与えられるクロ
ック信号ＣＫに基づいて３種のクロック信号ＣＫＡ、Ｃ
ＫＢ、ＣＫＣを発生させる。

【００３６】一方、フリップフロップ回路Ｆ／Ｆ１等
は、映像信号Ｄを直接入力する３つのフリップフロップ
回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３のうち、Ｆ／Ｆ２、
Ｆ／Ｆ３にそれぞれＦ／Ｆ４、Ｆ／Ｆ５が接続された構
成となっている。フリップフロップ回路Ｆ／Ｆ１、Ｆ／
Ｆ２、Ｆ／Ｆ３には、それぞれクロック信号ＣＫＡ、Ｃ
ＫＢ、ＣＫＣが与えられ、フリップフロップ回路Ｆ／Ｆ
４、Ｆ／Ｆ５にはクロック信号ＣＫＣが与えられる。フ
リップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５は、フリップフ
ロップ回路Ｆ／Ｆ３と同様のクロック信号ＣＫＣが与え
られるため、位相調整回路１０として機能する。各フリ
ップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、Ｆ／
Ｆ４、Ｆ／Ｆ５は、それぞれデータビット数だけのフリ
ップフロップを備えており、図４と同一構成となってい
る。

【００３７】このように構成されたデジタル処理回路Ｄ
Ｐにおいては、フリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ
２、Ｆ／Ｆ３は外部から与えられるデジタル映像信号を
３つに分岐してラッチする。また、クロック作成回路２
は、外部から与えられるクロック信号ＣＫに基づき、こ
れをディジタル映像信号の分岐数に応じた数で、適当な
時間引き伸ばしたクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ
を発生させる。このクロック信号ＣＫＡ、ＣＫＢを入力
した該当するフリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２
は、それまでラッチしていたデータＤＡ´、ＤＢ´をフ
リップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５に出力し、フリ
ップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５はクロック信号Ｃ
ＫＣを入力するとデータＤＡ、ＤＢをＤＡ変換回路１に
出力する。一方、クロック信号ＣＫＣを入力したフリッ
プフロップ回路Ｆ／Ｆ３は、それまでラッチしていたデ
ータＤＣをＤＡ変換回路１に出力する。データＤＡ、Ｄ
Ｂ、ＤＣのＤＡ変換回路１への出力は、クロック信号Ｃ
ＫＣに基づいて同時に行われる。

【００３８】ＤＡ変換回路１は、ディジタルであるデー
タＤＡ、ＤＢ、ＤＣをアナログ変換してアナログデータ
ｖＡ、ｖＢ、ｖＣを得、アナログドライバー回路ＡＤに
出力する。

【００３９】アナログドライバー回路ＡＤは、図１２に
示すような回路構成となっており、クロック信号ＣＫＣ
が与えられるＳＨＣＫと、ｖＡが与えられるＣＥＬＬ
１、ＣＥＬＬ４、ＣＥＬＬ７、ＣＥＬＬ１０…と、ｖＢ
が与えられるＣＥＬＬ２、ＣＥＬＬ５、ＣＥＬＬ８、Ｃ
ＥＬＬ１１…と、ｖＣが与えられるＣＥＬＬ３、ＣＥＬ
Ｌ６、ＣＥＬＬ９、ＣＥＬＬ１２…とからなる。上記Ｃ
ＥＬＬ１、２等は、それぞれ図２３に示すようなアナロ
グドライバーの１出力対応の回路から構成されている。
なお、図１２においては、実際には与えられている図２
３の出力用パルスＯＥを省略している。

【００４０】上記ＳＨＣＫは、クロック信号ＣＫＣから
サンプリングクロックＴｓｍｐ１、Ｔｓｍｐ２、Ｔｓｍ
ｐ３、Ｔｓｍｐ４等を作成し、各ＣＥＬＬに供給する為
の回路であり、一般にシフトレジスタ等により構成され
ている。詳細には、サンプリングクロックＴｓｍｐ１
は、ＣＥＬＬ１、ＣＥＬＬ２、ＣＥＬＬ３に出力され、
また、サンプリングクロックＴｓｍｐ２は、ＣＥＬＬ
４、ＣＥＬＬ５、ＣＥＬＬ６に、サンプリングクロック
Ｔｓｍｐ３は、ＣＥＬＬ７、ＣＥＬＬ８、ＣＥＬＬ９
に、サンプリングクロックＴｓｍｐ４は、ＣＥＬＬ１
０、ＣＥＬＬ１１、ＣＥＬＬ１２に出力される。この出
力タイミングは、上述のアナログデータｖＡ、ｖＢ、ｖ
Ｃがアナログドライバー回路ＡＤに出力されるタイミン
グに同期させてある。

【００４１】かかるアナログドライバー回路ＡＤにおい
ては、ディジタル処理回路ＤＰのクロック作成回路から
与えられるクロック信号ＣＫＣに基づいて、入力したア
ナログデータｖＡ、ｖＢ、ｖＣをサンプリングする。

【００４２】次に、上述のように構成された表示装置の
駆動回路の動作内容を、図１３及び１４に基づき説明す
る。

【００４３】図１３は、ディジタル処理回路ＤＰに入力
されるクロック信号ＣＫ及び映像信号データＤと、ディ
ジタル処理回路ＤＰから出力されるクロック信号ＣＫ
Ａ、ＣＫＢ、ＣＫＣ及びデータ出力ＤＡ、ＤＢ、ＤＣ
（ＤＡ変換回路１への入力）との関係を示すタイミング
チャートである。クロック信号ＣＫＡとデータ出力ＤＡ
´、クロック信号ＣＫＢとデータ出力ＤＢ´、クロック
信号ＣＫＣとデータ出力ＤＣがそれぞれ組となってい
る。

【００４４】ディジタル処理回路ＤＰには、クロック信
号ＣＫと同期して映像信号Ｄ（Ｄ１、Ｄ２、Ｄ３、…）
が入力される。ディジタル処理回路ＤＰは、映像信号Ｄ
を３つのフリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ
／Ｆ３に分岐させてラッチする一方、クロック信号ＣＫ
を３倍に時間的に引き伸ばしたクロック信号ＣＫＡ、Ｃ
ＫＢ、ＣＫＣを発生する。クロック信号ＣＫＡの発生タ
イミングは、Ｄ１、Ｄ４、Ｄ７、…の映像信号に対応さ
せてクロック信号ＣＫの３ｍ毎に行われる。また、クロ
ック信号ＣＫＢ、ＣＫＣは、クロック信号ＣＫの３ｍ＋
１、３ｍ＋２毎に行われる。

【００４５】よって、図示例の場合、映像信号Ｄ１は、
クロック信号ＣＫＡが入力されて次の映像信号Ｄ４に関
するクロック信号ＣＫＡが入力される間保持され、ＤＡ
´として位相調整回路１０のフリップフロップ回路Ｆ／
Ｆ４に出力される。映像信号Ｄ２は、クロック信号ＣＫ
Ｂが入力されて次の映像信号Ｄ５に関するクロック信号
ＣＫＢが入力される間保持され、ＤＢ´として位相調整
回路１０のフリップフロップ回路Ｆ／Ｆ５に出力され
る。映像信号Ｄ３は、クロック信号ＣＫＣが入力されて
次の映像信号Ｄ６に関するクロック信号ＣＫＣが入力さ
れる間保持され、ＤＣとして出力される。このＤＣの出
力のとき、フリップフロップ回路Ｆ／Ｆ３と同時に位相
調整回路１０のフリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ
５にクロック信号ＣＫＣが入力されるので、フリップフ
ロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５からＤＡ、ＤＢがＤＣと
同時にＤＡ変換回路１に出力される。更に、それ以降も
同様に繰り返される。

【００４６】したがって、ディジタル処理回路ＤＰの入
力、出力の関係が、図１３のようになる事は明かであ
る。なお、本実施例のように位相調整回路１０を有する
場合には、ＤＡ、ＤＢ、ＤＣを出力するタイミング（位
相）を揃えることができる利点がある。

【００４７】図１４は、クロック信号ＣＫＣと、データ
出力ＤＡ、ＤＢ、ＤＣと、ＤＡ変換回路１によりアナロ
グ信号に変換されたｖＡ、ｖＢ、ｖＣとの関係を示すタ
イミングチャートである。ｖＡ、ｖＢ、ｖＣは、クロッ
ク信号ＣＫＣの立ち上がりに同期して変化するアナログ
信号となって、アナログドライバー回路ＡＤに与えられ
る。なお、図１４においてはＤＡ変換回路１における遅
延は無視しているが、遅延が無視できない場合は、クロ
ック信号ＣＫＣに対して遅延回路を設ける等の方式で遅
延を補償する必要があることは言うまでもない。

【００４８】アナログドライバー回路ＡＤは、前述した
ような構成になっているから、信号ｖＡをサンプリング
クロックＴｓｍｐ１、Ｔｓｍｐ４…等で、ｖＢをサンプ
リングクロックＴｓｍｐ２…で、ｖＣをサンプリングク
ロックＴｓｍｐ３…でサンプリングし、保持すると共
に、適当なタイミングで与えられる出力パルスＯＥによ
って、その出力端子から出力する。

【００４９】したがって、本実施例の駆動回路において
も、３系統にデータを分岐する場合は、分岐されたデー
タ及びそのサンプリング用クロック信号は、共に、元の
３分の１の速度に低下している事が分かる。これは、逆
に言えば、元のデータ及びクロック信号は、アナログド
ライバー回路ＡＤでサンプリングすることが可能なサン
プリング速度の３倍にまで高速化できる事を示してい
る。

【００５０】なお、本発明の駆動回路は、カラー表示を
行う場合にも適用可能である。図１５は、赤、青、緑の
各映像データＲ、Ｇ、Ｂがそれぞれ並列に送られてくる
場合の駆動回路の構成を示す。図１６は、その駆動回路
におけるディジタル処理回路部ＤＰの構成を示してい
る。また、図１７は、この場合のアナログドライバー回
路ＡＤの回路構成図を示す。電子計算機等の表示装置と
して使用される場合は、この様な構成になることが普通
である。

【００５１】ところで、上述した本発明にあっては、デ
ィジタル処理回路ＤＰがデジタル回路である為、非常に
高速の動作が可能である。又、ディジタル処理回路ＤＰ
自身はそれほど大きな回路ではないため、データのビッ
ト数が大きくても全く問題とならない。ディジタル処理
回路ＤＰはディスクリートのＩＣで組み込むこともでき
るし、又、ＬＳＩ化も容易である。実際、本発明は、デ
ータのビット数が増えれば増えるほど、その効果を遺憾
なく発揮できるという特徴を有する。

【００５２】更に、以下のような特徴を有する。ＤＡ変
換回路は、市販のＤＡ変換用のＩＣを使用することが可
能であり、何ら新しい開発を必要としない。また、アナ
ログドライバー回路ＡＤは、基本的原理、構成は従来の
アナログドライバーと同一である。特に各ＣＥＬＬの構
成は全く同じであり、唯その全体の構成が異なるだけで
ある。従って、その設計、構造は、従来の技術そのまま
で容易に可能であり、何ら新しい技術開発は必要としな
い。

【００５３】このように、本発明の場合には、従来不可
能であった事実上無限階調の高速デジタル入力の駆動回
路システムが、容易に実現可能となる。尚、実際の駆動
回路においては、１つのディジタル処理回路ＤＰとＤＡ
変換回路に、多数のアナログドライバー回路ＡＤを接続
する事ができる。実際、１枚の表示パネルの駆動に必要
なディジタル処理回路ＤＰとアナログドライバー回路Ａ
Ｄは、１組ないし２組程度で十分である。その為、ディ
ジタル処理回路ＤＰとアナログドライバー回路ＤＡに、
多少高価なものを使用したとしても、全体に対するコス
トアップの要因としてはたいした事はない。

【００５４】なお、上述した２つの実施例においては映
像信号Ｄを３系統に分岐しているが、本発明は４系統以
上に分岐して行ってもよい。その場合には、より高速処
理が可能となる。

【００５５】また、本発明の駆動回路は、アナログドラ
イバー回路ＡＤとしては、他の２つのディジタル処理回
路ＤＰ、ＤＡ変換回路１とは独立したＬＳＩで構成する
ことができる特徴を有する。又、ディジタル処理回路Ｄ
Ｐとしては、ＤＡ変換回路１から独立させた構成として
もよいが、ＤＡ変換回路１を備えた構成とするようにし
てもよい。

【００５６】また、本発明は、ディジタル処理回路ＤＡ
とアナログドライバー回路ＡＤとの間に、アナログドラ
イバー回路ＡＤの入力条件に適するようにアナログ信号
を処理するアナログ信号処理回路を挿入するようにして
もよい。例えば、実施例２の場合を例に挙げると、図１
８のようにアナログ信号処理回路１１を設ける。実施例
１においても同様に設けるとよい。

【００５７】上記２つの実施例においては、図５及び１
２に示すアナログドライバー回路ＡＤの１出力相当の構
造、即ちＣＥＬＬの構造として図２３に示す回路構成の
アナログドライバーを用いているが、本発明はこれに限
らず同等の機能を有する他の構成のもの、例えば図１９
に示す回路構成のアナログドライバーのようなものでも
よい。

【００５８】

【発明の効果】本発明による場合には、映像信号を並列
的に処理することができるので高速処理が可能となり、
また、アナログドライバー回路を使用しているので、無
限階調が可能となる。更に、ディジタル処理回路が位相
整合回路を備える場合は、分岐された映像信号の１つを
出力する位相に、他の分岐された映像信号を出力する位
相を整合させることができる。

【図面の簡単な説明】

【図１】本発明にかかる表示装置の駆動回路の基本的構
成を示すブロック図。

【図２】図１の駆動回路のディジタル処理回路ＤＰを示
すブロック図。

【図３】図２のディジタル処理回路ＤＰのクロック作製
回路を示すブロック図。

【図４】図２のディジタル処理回路ＤＰのフリップフロ
ップ回路を示すブロック図。

【図５】図１の駆動回路のアナログドライバー回路ＡＤ
を示すブロック図。

【図６】図１の駆動回路の動作内容を示すタイミングチ
ャート。

【図７】カラー表示を行う場合の駆動回路を示すブロッ
ク図。

【図８】図７の駆動回路のディジタル処理回路ＤＰを示
すブロック図。

【図９】図７の駆動回路のアナログドライバー回路ＡＤ
を示すブロック図。

【図１０】本発明にかかる表示装置の駆動回路の他の基
本的構成を示すブロック図。

【図１１】図１０の駆動回路のディジタル処理回路ＤＰ
を示すブロック図。

【図１２】図１０の駆動回路のアナログドライバー回路
ＡＤを示すブロック図。

【図１３】図１１のディジタル処理回路ＤＰによる信号
処理内容を示すタイミングチャート。

【図１４】図１２のアナログドライバー回路ＡＤによる
信号処理内容を示すタイミングチャート。

【図１５】カラー表示を行う場合の駆動回路を示すブロ
ック図。

【図１６】図１５の駆動回路のディジタル処理回路ＤＰ
を示すブロック図。

【図１７】図１５の駆動回路のアナログドライバー回路
ＡＤを示すブロック図。

【図１８】本発明に係る表示装置の駆動回路の更に他の
基本的構成を示すブロック図。

【図１９】本発明に適用可能な他のアナログドライバー
を示す回路図。

【図２０】従来のディジタルソースドライバーを示すブ
ロック図。

【図２１】従来の表示装置の駆動回路の全体を示すブロ
ック図。

【図２２】従来におけるカラー表示を行う場合の表示装
置の駆動回路の全体を示すブロック図。

【図２３】一般的に使用されているアナログドライバー
を示す回路図。

【符号の説明】

Ｄディジタル映像信号ＣＫクロック信号ＤＰディジタル処理回路ＣＫＡクロック信号ＣＫＢクロック信号ＣＫＣクロック信号ＤＡディジタル信号ＤＢディジタル信号ＤＣディジタル信号１ＤＡ変換回路２クロック作成回路ｖＡアナログ信号ｖＢアナログ信号ｖＣアナログ信号ＡＤアナログドライバー回路１０位相調整回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/133 G09G 3/20 G09G 3/36

Claims

(57)【特許請求の範囲】

【請求項１】外部から与えられるディジタル映像信号を
複数に分岐してラッチすると共に、時間的に引き伸ばし
たクロック信号を分岐された映像信号数に応じた数だけ
発し、該クロック信号に基づいて各分岐されたデータを
出力するディジタル処理回路と、該ディジタル処理回路から出力される複数の映像信号を
入力して、該映像信号の各々をアナログ信号に変換して
出力するＤＡ変換回路と、該ＤＡ変換回路からの複数のアナログ信号を入力し、該
複数のアナログ信号を、該ディジタル処理回路が発する
該クロック信号に基づいてサンプリングするアナログド
ライバー回路と、を備えた表示装置の駆動回路。
【請求項２】前記ディジタル処理回路が、分岐された映
像信号の１つを出力する位相に、他の分岐された映像信
号を出力する位相を整合させる位相整合回路を備える請
求項１記載の表示装置の駆動回路。