JPH07129122A - 表示駆動装置およびそのデータ伝送方法 - Google Patents

表示駆動装置およびそのデータ伝送方法

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JPH07129122A
JPH07129122A JP5271043A JP27104393A JPH07129122A JP H07129122 A JPH07129122 A JP H07129122A JP 5271043 A JP5271043 A JP 5271043A JP 27104393 A JP27104393 A JP 27104393A JP H07129122 A JPH07129122 A JP H07129122A
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久夫 岡田
Takeshi Takarada
武 宝田
Yuji Yamamoto
裕司 山本
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Abstract

(57)【要約】 【目的】 ビット数増加によるデータの伝送線路数の増
加、および、駆動部における入力端子数の増加を抑え、
量産可能とする。 【構成】 制御回路２３から上下の駆動器２５，２７へ
それぞれ伝送線路２８，２９を介してそれぞれデータ転
送する場合に、画像データの複数ビットのビット毎に伝
送線路を必要とするが、複数ビットよりなる画像データ
を上位ビットと下位ビットの組に分割し、各組毎に、分
割したビットデータを時系列化した時系列データをデー
タ伝送することで、上位ビットと下位ビットのデータは
同一の伝送線路２８，２９にてそれぞれデータ伝送され
る。これにより、データの伝送線路数を減らすことが可
能となって、駆動部における入力端子数の増加を抑える
ことができ、入力端子数の増加で端子間隔が狭くなるこ
とによる量産阻害要因も解消される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示体やＥＬ表示
体等のように、その駆動に駆動器（ドライバ）と呼ばれ
る駆動用ＬＳＩを必要とする表示装置等に用いられる表
示駆動装置およびそのデータ伝送方法に関する。
【０００２】
【従来の技術】従来、表示駆動装置のデータ伝送方法
は、画像データをデジタルで駆動器に伝送する方式が用
いれている。
【０００３】図９は、画像データが赤（Ｒ）・緑（Ｇ）
・青（Ｂ）それぞれ８ビットで与えられる従来の表示駆
動装置における、データに同期した同期クロック（サン
プリングクロック）とデータの系統図を示している。な
お、ここでは、走査用駆動器（ゲートドライバー）や他
の制御信号や電源については直接関係ないので省略す
る。
【０００４】図９において、赤（Ｒ）・緑（Ｇ）・青
（Ｂ）の各８ビットの画像データおよび同期クロックな
どの表示データを出力する電子計算機１は、液晶の表示
体２の表示部を上下に分割して表示するように表示デー
タを分割制御する制御回路３に接続されている。この制
御回路３は、上側駆動器基板４上に設けられた上側駆動
器５、および、下側駆動器基板６上に設けられた下側駆
動器７にそれぞれ伝送線路８，９を介して接続されてい
る。これら上側駆動器５および下側駆動器７は表示体２
に接続されている。
【０００５】上記構成により、電子計算機１から同期ク
ロックと共に制御装置３に送られてきた赤（Ｒ）・緑
（Ｇ）・青（Ｂ）の各８ビットの画像データは、制御回
路３にて上下の駆動器５，７に振り分けられて、それぞ
れ上側、下側の伝送線路８，９を介して上下の駆動器
５，７にそれぞれ伝送される。ここで、この制御回路３
から各駆動器５，７までの各伝送線路８，９は、各ビッ
ト毎に１本づつ線路を準備している。例えば、８ビット
の駆動回路においては、赤（Ｒ）・緑（Ｇ）・青（Ｂ）
の画像データだけで合計２４本の線路を必要としてい
る。なお、上下いずれか片側にのみ駆動器を実装する場
合には、制御回路３による信号振り分けは行われない。
【０００６】図１０に図９の制御回路３から上側の駆動
器５に伝送される同期クロックＣＫと画像データＡＲ，
ＡＧ，ＡＢの伝送タイミングを示している。なお、下側
の駆動器７に対しても上側の駆動器５と同様に表現され
るので、以後の説明は上側の駆動器５に対してのみ説明
する。
【０００７】図１０において、画像データＡＲ，ＡＧ，
ＡＢの後の数字は、それぞれ上側の駆動器５に送られる
各色の画像データの伝送番号を示す。例えば、Ｒ１は１
番目に送られる赤のデータで、Ｒ２は２番目に送られる
赤のデータであり、同期クロックＣＫの立ち上がりエッ
ジの周期毎に順次送られる。
【０００８】図１１に図９における制御回路３と駆動器
５の間に設けられた伝送線路８の接続関係を示す。実際
の駆動部では、伝送線路８は、制御回路基板４上の線路
部分やコネクタ、電線、駆動器基板４上の線路部分など
の複数の部分よりなっているが、図１１ではそれらをひ
っくるめて示している。また、駆動器５は一般に複数個
使用する必要があり、伝送線路８は複数の駆動器５の入
力端子にそれぞれ入力されるわけであるが、図１１で
は、その内の１つのみを示している。図１１において、
赤（Ｒ）・緑（Ｇ）・青（Ｂ）の各８ビットよりなる画
像データＡＲ（Ｒ0〜Ｒ7），ＡＧ（Ｇ0〜Ｇ7），ＡＢ
（Ｂ0〜Ｂ7）は、各ビット毎に１本づつ線路が用いられ
る。したがって、同期クロックＣＫの線路と合計して２
５本の線路が必要となる。
【０００９】図１２に図９における駆動器５のデータ入
力部の回路構成を示している。図１２において、赤
（Ｒ）・緑（Ｇ）・青（Ｂ）の各８ビットの画像データ
ＡＲ（Ｒ0〜Ｒ7），ＡＧ（Ｇ0〜Ｇ7），ＡＢ（Ｂ0〜
Ｂ7）がそれぞれ入力される各入力端子ＴＲ0〜ＴＲ7，
ＴＧ0〜ＴＧ7，ＴＢ0〜ＴＢ7はそれぞれ、入力バッファ
１１をそれぞれ介して各色毎のＤ型フリップフロップな
どのラッチ回路１２の入力端子Ｄ0〜Ｄ7にそれぞれ接続
されている。これらラッチ回路１２の出力端子Ｑ0〜Ｑ7
はそれぞれ、赤内部バスＩＲ、緑内部バスＩＧ、青内部
バスＩＢにそれぞれ接続されている。また、同期クロッ
クＣＫが入力される入力端子ＴＣＫは入力バッファ１１
を介して、内部同期クロックＩＣＫの線路に接続される
とともに、インバータ１３を介して各ラッチ回路１２の
クロック入力端子にそれぞれ接続されている。
【００１０】上記構成により、計２４本のデータ線路で
伝送されてきた画像データＡＲ（Ｒ0〜Ｒ7），ＡＧ（Ｇ
0〜Ｇ7），ＡＢ（Ｂ0〜Ｂ7）はそれぞれ、各色毎に設け
られた各ラッチ回路１２において、インバータ１３を介
して得られる反転同期クロックでデータラッチされ、伝
送タイミングと位相を再整合した上で駆動器５内部の必
要な部分に伝送される。図１３に駆動器５の内部におけ
る内部同期クロックＩＣＫと内部画像データＩＲ，Ｉ
Ｇ，ＩＢのタイミングを示している。図１３に示すよう
に、内部同期クロックＩＣＫの立ち上がりクロックの周
期毎に、各色の内部画像データＩＲ，ＩＧ，ＩＢが順次
送られる。
【００１１】
【発明が解決しようとする課題】従来、画像データの各
ビットに伝送線路を１本づつ割り当てる方法は、例え
ば、３ビットの場合には赤（Ｒ）・緑（Ｇ）・青（Ｂ）
全部で伝送線路が９本であって問題となることは少なか
ったが、上記従来の構成のように８ビットでは、全部で
データ線路が２４本もあり、３ビットの場合に対して１
５本も増えてしまう。これらのデータ線路は、たとえば
駆動器基板４を通って駆動器５と接続されており、この
基板４の幅は可能な限り細いことが望ましい。何故なら
ば、駆動器基板４は表示体２の両端に接続されているか
ら、この基板の幅が大きいとモジュールとしての外寸が
大きくなってしまうからである。現実の問題としては、
伝送線路は１本でも少ないことが要望されていることが
現状であり、８ビットのように伝送線路８のデータ線路
が１５本も増えてしまうことはそのモジュールの目的に
よっては致命的な問題と成りかねない。例えば、ノート
型電子計算機の場合には、その寸法が決定的に重要であ
る。
【００１２】また、駆動器自体の問題としても、３ビッ
トの場合に対して１５本もデータ線路が増えるというこ
とは、入力端子数も大幅に増加するため、端子の歩み
（ピッチ）が極端に狭くなって実装に問題が生じてしま
う。
【００１３】次の表１にフィルム状の容器（いわゆるテ
ープキャリアパッケージ）に実装されている実際の３ビ
ット駆動器の端子数とその歩みの例を示す。ところで、
この駆動器の幅は表示体の大きさによって決ってくるか
ら、ビット数が増えて８ビットの駆動器であるからとい
って大きくすることはできない。また、次の表２に８ビ
ット駆動器を３ビットと同一の寸法の容器に入れた場合
の入力端子数とその歩みの例を示している。なお、ここ
では、８ビット駆動器を設計するとして階調用電源数と
しては９個とし、その他の信号数は同一とする。
【００１４】
【表１】
【００１５】
【表２】
【００１６】以上のように、８ビットの場合、極端に端
子間の歩みが小さくなり、実際問題として量産時の自動
機械による半田付けなどに大きな支障を来してしまう。
また、各端子幅も細くなってしまい、機械的強度も低下
してしまう。これらの事情から、実際上の製品化には困
難が伴い、多大なコストアップを伴ってしまうのが実情
である。さらに、駆動器基板の寸法が大きく成らざるを
得ないことから、従来の３ビット駆動器を用いたモジュ
ールと同一の寸法で８ビットモジュールを実現すること
には困難な状況にあり、商品性に大きな不都合を来たし
てしまう。
【００１７】本発明は、上記従来の問題を解決するもの
で、ビット数増加によるデータ線路数の増加、および、
駆動器の入力端子数の増加を抑えることができ、量産可
能な表示駆動装置および表示駆動方法を提供することを
目的とする。
【００１８】
【課題を解決するための手段】本発明の表示駆動装置
は、画像データにより表示体を駆動して表示させる表示
駆動部を有する表示駆動装置において、該画像データを
分割した分割データを時系列化した時系列データを得る
時系列データ発生部と、該時系列データ発生部と表示駆
動部間に設けられ、該時系列データ発生部からの時系列
データが伝送される伝送線路とを備えたものであり、そ
のことにより上記目的が達成される。
【００１９】また、本発明の表示駆動装置は、画像デー
タにより表示体を駆動して表示させる表示駆動部を有す
る表示駆動装置において、該画像データを分割した分割
データを時系列化した時系列データを得る時系列データ
発生部と、該時系列データ発生部と表示駆動部間に設け
られ、該時系列データ発生部からの時系列データが伝送
される伝送線路と、該表示駆動部に設けられ、該伝送線
路からの時系列データを入力して該時系列データから該
画像データを再構成する画像データ復調部とを備えたも
のであり、そのことにより上記目的が達成される。
【００２０】さらに、本発明の表示駆動装置は、画像デ
ータにより表示体を駆動して表示させる表示駆動部を有
する表示駆動装置において、複数ビットよりなる該画像
データを少なくとも上位ビットと下位ビットの組に分割
して該組毎に該上位ビットと下位ビットを時系列化した
時系列データを得る時系列データ発生部と、該時系列デ
ータ発生部と表示駆動部間に設けられ、該時系列データ
発生部からの時系列データがそれぞれ伝送される伝送線
路とを備えたものであり、そのことにより上記目的が達
成される。
【００２１】さらに、本発明の表示駆動装置のデータ伝
送方法は、画像データにより表示体を駆動して表示させ
る表示駆動装置のデータ伝送方法において、複数ビット
よりなる該画像データを少なくとも上位ビットと下位ビ
ットの組に分割して該組毎に該上位ビットと下位ビット
を時系列化した時系列データを該組毎に同一伝送線路で
それぞれデータ伝送するものであり、そのことにより上
記目的が達成される。さらに、好ましくは、本発明の表
示駆動装置における時系列データ発生部は、上位ビット
データと同期クロックが入力される第１のアンドゲート
と、下位ビットデータと反転同期クロックが入力される
第２のアンドゲートと、該第１および第２のアンドゲー
ト出力が入力されるオアゲートとを有する論理部を少な
くとも１組有する構成としたものであり、そのことによ
り上記目的が達成される。
【００２２】さらに、好ましくは、本発明の表示駆動装
置における画像データ復調部は、反転同期クロックと時
系列データが入力され、該反転同期クロックで該時系列
データをラッチして画像データの下位ビットデータをそ
れぞれ得る第１のフリップフロップと、同期クロックと
該時系列データが入力され、該同期クロックで該時系列
データをラッチして画像データの上位ビットデータを得
る第２のフリップフロップと、該反転同期クロックと時
系列データが入力され、該第２のフリップフロップから
の上位ビットデータを該反転同期クロックでラッチして
該画像データの上位ビットデータをそれぞれ得る第３の
フリップフロップとを有するものであり、そのことによ
り上記目的が達成される。
【００２３】さらに、好ましくは、本発明の表示駆動装
置における画像データ復調部は、上位ビットデータのラ
ッチタイミングを与える第１の同期クロックと時系列デ
ータが入力され、該第１の同期クロックで該時系列デー
タをラッチして画像データの上位ビットデータをそれぞ
れ得る第１のフリップフロップと、下位ビットデータの
ラッチタイミングを与える第２の同期クロックと該時系
列データが入力され、該第２の同期クロックで該時系列
データをラッチして画像データの下位ビットデータをそ
れぞれ得る第２のフリップフロップと、該第２の同期ク
ロックと時系列データが入力され、該第１のフリップフ
ロップからの上位ビットデータを該第２の同期クロック
でラッチして該画像データの上位ビットデータをそれぞ
れ得る第３のフリップフロップとを有するものであり、
そのことにより上記目的が達成される。
【００２４】
【作用】上記構成により、複数ビットよりなる画像デー
タを分割した分割データを時系列化した時系列データを
データ伝送することで、例えば上位ビットデータと下位
ビットデータの組が同一の伝送線路を共用して組毎にそ
れぞれデータ伝送されるので、ビット数増加によるデー
タの伝送線路数の増加、および、駆動部における入力端
子数の増加が抑えられ、入力端子数の増加で端子間隔が
狭くなることによる量産阻害要因も解消される。また、
同期クロックの立ち上がりと立ち下がりによって時分割
して時系列に伝送されてきた時系列データのラッチタイ
ミング情報とすれば、伝送線路は１本少なくなる。さら
に、時分割して時系列に伝送されてきた時系列データの
ラッチタイミング情報をそれぞれ別個の同期クロック用
いて行えば、伝送線路は１本増えるが、同期クロックの
デューティ比を気にせずに独立に調整することができる
ため、高速なデータ転送とサンプリングが行い安くな
る。
【００２５】
【実施例】以下、本発明の実施例について説明する。
【００２６】図１に、画像データが赤（Ｒ）・緑（Ｇ）
・青（Ｂ）それぞれ８ビットで与えられる表示駆動装置
における、データに同期した同期クロック（サンプリン
グクロック）とデータの系統図を示している。なお、こ
こでは、走査用駆動器（ゲートドライバー）や他の制御
信号や電源については、本発明とは直接関係しないので
省略する。
【００２７】図１において、赤（Ｒ）・緑（Ｇ）・青
（Ｂ）の各８ビットの画像データＡＲ（Ｒ0〜Ｒ7），Ａ
Ｇ（Ｇ0〜Ｇ7），ＡＢ（Ｂ0〜Ｂ7）および同期クロック
ＣＫなどの表示データを出力する電子計算機２１は、液
晶の表示体２２の表示部を上下に分割して表示するよう
に表示データを分割制御するとともに、画像データ、例
えば赤の場合、Ｒ0〜Ｒ7を上位ビット（Ｒ4〜Ｒ7）と下
位ビット（Ｒ0〜Ｒ3）の組（例えば、Ｒ0とＲ4、Ｒ1と
Ｒ5、Ｒ2とＲ6、Ｒ3とＲ7）にそれぞれ分割して時系列
化した時系列データを発生させる制御回路２３に接続さ
れている。この制御回路２３は、上側駆動器基板２４上
に設けられた上側駆動器２５、および、下側駆動器基板
２６上に設けられた下側駆動器２７にそれぞれ、制御回
路２３からの時系列データおよび同期クロックがそれぞ
れ伝送される伝送線路２８，２９を介して接続されてい
る。これら上側駆動器２５および下側駆動器２７は表示
体２２に接続され、駆動器２５，２７は表示データによ
り表示体２２を駆動して画像表示させる。
【００２８】上記構成により、電子計算機２１から同期
クロックＣＫと共に制御回路２３に送られてきた赤
（Ｒ）・緑（Ｇ）・青（Ｂ）の各８ビットの画像データ
ＡＲ（Ｒ0〜Ｒ7），ＡＧ（Ｇ0〜Ｇ7），ＡＢ（Ｂ0〜
Ｂ7）は、制御回路２３にて上下の駆動器２５，２７に
振り分けられるとともに、上位ビットと下位ビットの組
にそれぞれ分割されて時系列化され、この様にして得ら
れた時系列データは、それぞれ上側、下側のデータ線路
（データバス）を介して上下の駆動器２５，２７にそれ
ぞれ伝送される。ここで、この制御回路２３から各駆動
器２５，２７までの各伝送線路２８，２９は、通常は各
ビット毎に１本づつ線路を準備しており、８ビットの駆
動回路においては、赤・緑・青の画像データだけで合計
２４本のデータ線路を必要としているが、本実施例にお
いては、上位ビットと下位ビットの組にそれぞれ分割し
て時系列化した、上位ビットのうちの１つと下位ビット
のうちの１つとの組である時系列データを同一のデータ
線路を共用して伝送しているので半分の伝送線路で済
む。なお、上下いずれか片側にのみ駆動器を実装する場
合は、制御回路２３による上下表示位置による信号の振
り分けは行われない。
【００２９】図２に図１の制御回路２３における時系列
データ発生部２３ａの回路構成を示している。なお、赤
（Ｒ）・緑（Ｇ）・青（Ｂ）とも同等の回路なので、図
２では赤（Ｒ）の回路のみ記している。
【００３０】図２において、同期クロックＣＫの入力端
は、インバータ３１を介して論理積回路としてのアンド
ゲート３２，３３，３４，３５の一方の入力端に接続さ
れ、また、同期クロックＣＫの入力端はインバータ３１
を介さずに論理積回路としてのアンドゲート３６，３
７，３８，３９に接続され、さらに、同期クロックＣＫ
の入力端は遅延回路４０を介して同期クロックＣＫ’の
伝送線路に接続される。また、赤（Ｒ）の８ビットの画
像データＡＲ（Ｒ0〜Ｒ7）のうち上位ビットデータをＲ
4〜Ｒ7、下位ビットデータをＲ0〜Ｒ3とすると、下位ビ
ットデータＲ0はアンドゲート３２の他方の入力端に接
続され、上位ビットデータＲ4はアンドゲート３６の他
方の入力端に接続され、これらアンドゲート３２，３６
の出力端は論理和回路としてのオアゲート４１に接続さ
れ、オアゲート４１の出力端から時系列データＲ0’が
出力される。また、同様に、下位ビットデータＲ1はア
ンドゲート３３の他方の入力端に接続され、上位ビット
データＲ5はアンドゲート３７の他方の入力端に接続さ
れ、これらアンドゲート３３，３７の出力端は論理和回
路としてのオアゲート４２に接続され、オアゲート４２
の出力端から時系列データＲ1’が出力される。さら
に、下位ビットデータＲ2はアンドゲート３４の他方の
入力端に接続され、上位ビットデータＲ6はアンドゲー
ト３８の他方の入力端に接続され、これらアンドゲート
３４，３８の出力端は論理和回路としてのオアゲート４
３に接続され、オアゲート４３の出力端から時系列デー
タＲ2’が出力される。さらに、下位ビットデータＲ3は
アンドゲート３５の他方の入力端に接続され、上位ビッ
トデータＲ7はアンドゲート３９の他方の入力端に接続
され、これらアンドゲート３５，３９の出力端は論理和
回路としてのオアゲート４４に接続され、オアゲート４
４の出力端から時系列データＲ3’が出力される。以上
により時系列データ発生部２３ａが構成される。
【００３１】上記構成により、以下、その動作を説明す
る。
【００３２】まず、同期クロックＣＫがハイレベルの時
限においては、上位ビットデータＲ4〜Ｒ7がアンドゲー
ト３６，３７，３８，３９をそれぞれ通過してオアゲー
ト４１，４２，４３，４４の出力端からそれぞれ出力さ
れる。その後、同期クロックＣＫがローレベルの時限に
おいて、下位ビットデータＲ0〜Ｒ3がアンドゲート３
２，３３，３４，３５をそれぞれ通過してオアゲート４
１，４２，４３，４４の出力端からそれぞれ出力され
る。このようにして、画像データＡＲが形式変換されて
時系列データＡＲ’が出力される。
【００３３】図３に図２の時系列データ発生部２３ａに
おける赤データの形式変換のタイミングを示している。
図３に示すように、１番目に送られる赤の画像データＡ
Ｒ１は、上位ビットデータＡＲ１（上）と下位ビットデ
ータＡＲ１（下）の組に分割して各組毎に上位ビットと
下位ビットを時系列化した時系列データＡＲ’となる。
即ち、上位ビットデータＡＲ１（上）はＲ4〜Ｒ7、下位
ビットデータＡＲ１（下）はＲ0〜Ｒ3、時分割変換後の
時系列データＡＲ’はＲ0’〜Ｒ3’に対応している。ま
た、同期クロックＣＫの位相は遅延回路４０で遅れ、遅
延回路４０からの出力である同期クロックＣＫ’は同期
クロックＣＫとの位相差φを生じている。この位相差φ
は、図３のように、時系列データの中央部に同期クロッ
クＣＫ’の立ち上がり・立ち下がりエッジが必ず来る必
要はないが、駆動器２５，２７においてデータをラッチ
するのに十分な位相差が有ればよい。同様にして、緑
（Ｇ）、青（Ｂ）の画像データＡＧ，ＡＢについても形
式変換されて時系列データＡＧ’，ＡＢ’となる。この
様子を図４に示している。
【００３４】図５に図１の駆動器２５，２７における画
像データ復調部２５ａ，２７ａの回路構成を示してい
る。図５において、時系列データＲ0’〜Ｒ3’の入力端
はそれぞれＤ型フリップフロップ５１，５２の入力端子
Ｄ1〜Ｄ4にそれぞれ接続され、このフリップフロップ５
２の出力端子Ｑ1〜Ｑ4はそれぞれＤ型フリップフロップ
５３の入力端子Ｄ1〜Ｄ4にそれぞれ接続されている。ま
た、同期クロックＣＫ’の入力端はフリップフロップ５
２のクロック入力端子に接続され、また、同期クロック
ＣＫ’の入力端はインバータ５４を介してフリップフロ
ップ５１，５３のクロック入力端子にそれぞれ接続され
ている。以上により画像データ復調部２５ａ，２７ａが
構成され、時系列データＡＲ’（Ｒ0’〜Ｒ3’）から画
像データＡＲ（Ｒ0〜Ｒ7）を再構成して赤の内部画像デ
ータＡＩＲ（ＩＲ0〜ＩＲ7）となる。
【００３５】上記構成により、以下、その動作を説明す
る。まず、制御回路２３から伝送線路２８，２９を介し
て送られてきた時系列データＡＲ’（Ｒ0’〜Ｒ3’）
は、駆動器２５，２７の入力端子から入力バッファ回路
を経て駆動器２５，２７内部に入力されることになる。
【００３６】そして、図５に示すように、同期クロック
ＣＫ’はインバータ５４を介して反転同期クロックとな
る。この反転同期クロックと時系列データＡＲ’
（Ｒ0’〜Ｒ3’）はフリップフロップ５１の入力端子Ｄ
1〜Ｄ4およびＣＫ入力端子にそれぞれ入力され、反転同
期クロックの立ち上がりエッジ（同期クロックの立ち下
がりエッジ）でこれら時系列データＡＲ’（Ｒ0’〜
Ｒ3’）をそれぞれラッチして画像データの下位４ビッ
トの内部下位ビットデータＩＲ0〜ＩＲ3をフリップフロ
ップ５１の出力端子Ｑ1〜Ｑ4からそれぞれ出力する。ま
た、同期クロックＣＫ’と時系列データＡＲ’（Ｒ0’
〜Ｒ3’）がフリップフロップ５２の入力端子Ｄ1〜Ｄ4
およびＣＫ入力端子にそれぞれが入力され、この同期ク
ロックＣＫ’の立ち上がりエッジで時系列データＡＲ’
（Ｒ0’〜Ｒ3’）の上位ビットデータがそれぞれ一旦ラ
ッチされ、これら時系列データＡＲ’（Ｒ0’〜Ｒ3’）
の上位ビットデータは、フリップフロップ５３におい
て、反転同期クロックの立ち上がりエッジでそれぞれラ
ッチされて画像データの上位４ビットの内部上位ビット
データＩＲ4〜ＩＲ7をフリップフロップ５３の出力端子
Ｑ1〜Ｑ4からそれぞれ出力する。このようにして画像デ
ータＡＲ（Ｒ0〜Ｒ7）が再構成されて内部画像データＡ
ＩＲ（ＩＲ0〜ＩＲ7）となる。
【００３７】図６に図５の画像データ復調部２５ａ，２
７ａにおける赤データの形式変換のタイミングを示して
いる。図６に示すように、まず、１番目に送られくる赤
の画像データＡＲ１の上位ビットデータＡＲ１（上）
は、フリップフロップ５２において、同期クロックＣ
Ｋ’の立ち上がりエッジでラッチされて上位ビットデー
タＡＲ１（上）として出力される。そして、次に送られ
てくる赤の画像データＡＲ１の下位ビットデータＡＲ１
（下）は、フリップフロップ５１において、同期クロッ
クＣＫ’の立ち下がりエッジでラッチされて下位ビット
の内部画像データＡＩＲ１（下）として出力され、これ
と同時に、フリップフロップ５２からの出力である上位
ビットデータＡＲ１（上）は、フリップフロップ５３に
おいて、同期クロックＣＫ’の立ち下がりエッジでラッ
チされて上位ビットの内部画像データＡＩＲ１（上）と
して出力される。このようにして、赤のデータついて時
系列データＡＲ’から内部画像データＡＩＲに形式変換
されて再構成される。同様にして、緑（Ｇ）、青（Ｂ）
の画像データＡＧ，ＡＢについても時系列データＡ
Ｇ’，ＡＢ’から画像データＡＩＧ，ＡＩＢに形式変換
されて再構成される。
【００３８】したがって、例えば赤の８ビットの画像デ
ータを上位４ビット（Ｒ4〜Ｒ7）と下位４ビット（Ｒ0
〜Ｒ3）の組にそれぞれ分け、例えばＲ0とＲ4、Ｒ1とＲ
5、Ｒ2とＲ6、Ｒ3とＲ7の組に分割した場合、これらの
組毎に各ビットデータがそれぞれ時系列に並んだ状態で
同一の伝送線路をそれぞれ共用して伝送されるので、制
御回路２３から駆動器２５，２７へのデータ転送のため
の伝送線路２８，２９のデータ線路数を半減させること
ができ、表示駆動装置のモジュールとしての設計の自由
度を向上させることができる。また、これにより駆動器
２５，２７の入力端子数を減少せしめて、駆動器２５，
２７の入力端子数の歩み（端子間隔）を広くすることが
でき、機械的強度を高めると共に、実装を容易たらし
め、モジュールの量産性を向上させることができる。さ
らに、付随的ではあるが、制御回路を構成するＬＳＩの
端子数を抑えることができ、コストダウンや実装を容易
にする点で有利である。
【００３９】なお、本実施例の画像データ復調部２５
ａ，２７ａでは、同期クロックＣＫ’の立ち上がりエッ
ジと立ち下がりエッジの両方のタイミングを利用してデ
ータのラッチを行っているが、この方法は、データ転送
速度が高速になるに連れて同期クロックのデューティ比
を正確に保つことが困難になり、高速化が難しくなる。
これを解決するために、図７の画像データ復調部の回路
図と図８のその動作タイミング図に示すように、時系列
データＡＲ’の上位ビットデータＲ１（上）のラッチタ
イミングを与える第１のクロックＣＫ’１と、時系列デ
ータＡＲ’の下位ビットデータＲ１（下）のラッチタイ
ミングを与える第２のクロックＣＫ’２の２個の同期ク
ロックを用意し、双方の同期クロックＣＫ’１，ＣＫ’
２の立ち上がりエッジまたは立ち下がりエッジのみのタ
イミングを使用する。この場合、同期クロックＣＫ’
１，ＣＫ’２は、デューティ比を気にせずに独立に調整
することができるため、高速なデータ転送とサンプリン
グが行い安くなる。ここで、これら双方の同期クロック
を使用するのは、データラッチの部分のみであり、駆動
器内部の他の動作は片方の同期クロックのみを使用する
だけで済む。ここでは、同期クロックＣＫ’２の立ち上
がりが内部バスのタイミングを最終的に決定しているか
ら、内部クロックとしては同期クロックＣＫ’２の反転
信号が使用される。また、制御回路から駆動器への伝送
線路が１本多くなると言う欠点もあるが、例えば８ビッ
トの場合、図１〜図６の実施例では、従来例に比べて伝
送線路が１２本も減っており、ここで１本増加したとし
ても従来例に比べて伝送線路が１１本も減ったことにな
り依然効果は大きい。さらに、図８の破線部はタイミン
グに曖昧さが許される部分を示している。
【００４０】また、本実施例では、８ビットの画像デー
タを用いたが、４ビット以上の画像データであれば、そ
の効果が大きい。さらに、本実施例の画像データ復調部
２５ａ，２７ａでは、時系列データから画像データに再
構成したが、この時系列データを表示駆動に直接用いて
もよい。さらに、本実施例の時系列データは、上位ビッ
トと下位ビットの組にそれぞれ２分割して時系列化した
が、分割数は任意に設定される。
【００４１】
【発明の効果】以上のように本発明によれば、画像デー
タを分割して時系列化した時系列データとすることで同
一の伝送線路を共有してデータ伝送することができるた
め、ビット数増加によるデータの線路数の増加、およ
び、駆動器の入力端子数の増加を抑えることができ、量
産可能な表示駆動装置および表示駆動方法を提供するこ
とができる。また、同期クロックの立ち上がりと立ち下
がりによって、時分割して時系列に伝送されてきた時系
列データのラッチタイミング情報とすれば、伝送線路を
１本少なくすることができ、また、時分割して時系列に
伝送されてきた時系列データのラッチタイミング情報を
それぞれ別個の同期クロック用いて行えば、伝送線路は
１本増えるが、デューティ比を気にせずに独立に調整す
ることができるため、高速なデータ転送とサンプリング
を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例の表示駆動装置の構成を示す
ブロック図である。
【図２】図１の制御回路２３における時系列データ発生
部２３ａの回路図である。
【図３】図２の時系列データ発生部２３ａにおける赤デ
ータの形式変換のタイミングを示す波形図である。
【図４】図２の時系列データ発生部２３ａにおける赤・
緑・青データの形式変換のタイミングを示す波形図であ
る。
【図５】図１の駆動器２５，２７における画像データ復
調部２５ａ，２７ａの回路図である。
【図６】図５の画像データ復調部２５ａ，２７ａにおけ
る赤データの形式変換のタイミングを示す波形図であ
る。
【図７】本発明の他の実施例の表示駆動装置における画
像データ復調部２５ａ，２７ａの回路図である。
【図８】図７の画像データ復調部における赤データの形
式変換のタイミングを示す波形図である。
【図９】従来の表示駆動装置の構成を示すブロック図で
ある。
【図１０】図９の駆動器５に伝送される同期クロックと
画像データの伝送タイミングを示す波形図である。
【図１１】図９の制御回路３と駆動器５間の接続関係図
である。
【図１２】図９の駆動器５におけるデータ入力部の回路
図である。
【図１３】図９の駆動器５の内部バスにおける内部同期
クロックと内部画像データの伝送タイミングを示す波形
図である。
【符号の説明】 ２２ 表示体 ２３ａ 時系列データ発生部 ２５，２７ 駆動器 ２５ａ，２７ａ 画像データ復調部 ２８，２９ 伝送線路 ３１，５４ インバータ ３２，３３，３４，３５，３６，３７，３８，３９
アンドゲート ４０ 遅延回路 ４１，４２，４３，４４ オアゲート ５１，５２，５３ Ｄ型フリップフロップ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 画像データにより表示体を駆動して表示
    させる表示駆動部を有する表示駆動装置において、該画
    像データを分割した分割データを時系列化した時系列デ
    ータを得る時系列データ発生部と、該時系列データ発生
    部と表示駆動部間に設けられ、該時系列データ発生部か
    らの時系列データが伝送される伝送線路とを備えた表示
    駆動装置。
  2. 【請求項２】 画像データにより表示体を駆動して表示
    させる表示駆動部を有する表示駆動装置において、該画
    像データを分割した分割データを時系列化した時系列デ
    ータを得る時系列データ発生部と、該時系列データ発生
    部と表示駆動部間に設けられ、該時系列データ発生部か
    らの時系列データが伝送される伝送線路と、該表示駆動
    部に設けられ、該伝送線路からの時系列データを入力し
    て該時系列データから該画像データを再構成する画像デ
    ータ復調部とを備えた表示駆動装置。
  3. 【請求項３】 画像データにより表示体を駆動して表示
    させる表示駆動部を有する表示駆動装置において、複数
    ビットよりなる該画像データを少なくとも上位ビットと
    下位ビットの組に分割して該組毎に該上位ビットと下位
    ビットを時系列化した時系列データを得る時系列データ
    発生部と、該時系列データ発生部と表示駆動部間に設け
    られ、該時系列データ発生部からの時系列データがそれ
    ぞれ伝送される伝送線路とを備えた表示駆動装置。
  4. 【請求項４】 画像データにより表示体を駆動して表示
    させる表示駆動装置のデータ伝送方法において、複数ビ
    ットよりなる該画像データを少なくとも上位ビットと下
    位ビットの組に分割して該組毎に該上位ビットと下位ビ
    ットを時系列化した時系列データを該組毎に同一伝送線
    路でそれぞれデータ伝送する表示駆動装置のデータ伝送
    方法。
  5. 【請求項５】 時系列データ発生部は、上位ビットデー
    タと同期クロックが入力される第１のアンドゲートと、
    下位ビットデータと反転同期クロックが入力される第２
    のアンドゲートと、該第１および第２のアンドゲート出
    力が入力されるオアゲートとを有する論理部を少なくと
    も１組有する構成とした請求項３記載の表示駆動装置。
  6. 【請求項６】 画像データ復調部は、反転同期クロック
    と時系列データが入力され、該反転同期クロックで該時
    系列データをラッチして画像データの下位ビットデータ
    をそれぞれ得る第１のフリップフロップと、同期クロッ
    クと該時系列データが入力され、該同期クロックで該時
    系列データをラッチして画像データの上位ビットデータ
    を得る第２のフリップフロップと、該反転同期クロック
    と時系列データが入力され、該第２のフリップフロップ
    からの上位ビットデータを該反転同期クロックでラッチ
    して該画像データの上位ビットデータをそれぞれ得る第
    ３のフリップフロップとを有する構成とした請求項２記
    載の表示駆動装置。
  7. 【請求項７】 画像データ復調部は、上位ビットデータ
    のラッチタイミングを与える第１の同期クロックと時系
    列データが入力され、該第１の同期クロックで該時系列
    データをラッチして画像データの上位ビットデータをそ
    れぞれ得る第１のフリップフロップと、下位ビットデー
    タのラッチタイミングを与える第２の同期クロックと該
    時系列データが入力され、該第２の同期クロックで該時
    系列データをラッチして画像データの下位ビットデータ
    をそれぞれ得る第２のフリップフロップと、該第２の同
    期クロックと時系列データが入力され、該第１のフリッ
    プフロップからの上位ビットデータを該第２の同期クロ
    ックでラッチして該画像データの上位ビットデータをそ
    れぞれ得る第３のフリップフロップとを有する構成とし
    た請求項２記載の表示駆動装置。
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