JP2003066921A - 駆動装置およびそれを備えている表示モジュール - Google Patents

駆動装置およびそれを備えている表示モジュール

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JP2003066921A
JP2003066921A JP2001257449A JP2001257449A JP2003066921A JP 2003066921 A JP2003066921 A JP 2003066921A JP 2001257449 A JP2001257449 A JP 2001257449A JP 2001257449 A JP2001257449 A JP 2001257449A JP 2003066921 A JP2003066921 A JP 2003066921A
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clock signal
display
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宏晃 藤野
Michihiro Nakahara
道弘 中原
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Abstract

(57)【要約】 【課題】 高周波数化された表示用データ信号に対して
も、表示画質への信頼性が高い小型の駆動装置およびそ
れを備えている表示モジュールを提供する。 【解決手段】 ソースドライバ１におけるデータラッチ
回路１２は、表示用データ信号Ｒ・Ｇ・Ｂの１／２の周
波数であるクロック信号ＳＣＫの、立ち上がりと立ち下
がりとの両方のタイミングに同期して、表示用データ信
号Ｒ・Ｇ・Ｂを取り込むＤＦＦ１２Ａ・１２Ｂ・１２Ｄ
を備えている。また、ＤＦＦ１２Ａ・１２Ｂ・１２Ｄ
は、クロック信号ＳＣＫの立ち上がりのタイミングで取
り込んだ表示用データ信号Ｒ・Ｇ・Ｂと、クロック信号
ＳＣＫの立ち下がりのタイミングで取り込んだ表示用デ
ータ信号Ｒ・Ｇ・Ｂとを、独立してサンプリングメモリ
回路１４に出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル−アナロ
グ変換された表示用データ信号により表示モジュールを
駆動する駆動装置、およびそれを備えている表示モジュ
ールに関する。
【０００２】
【従来の技術】図６に示すように、従来の表示モジュー
ルの一構成例においては、ＬＳＩ（Large Scale Integr
ated Circuit: 大規模集積回路）からなる複数のソース
ドライバ１００…と、ゲートドライバ２００…とが、ソ
ースドライバＳ…およびゲートドライバＧ…として、Ｔ
ＣＰ（Tape Carrier Package）３００…に搭載された状
態で、液晶パネル４００およびフレキシブル基板５００
に実装されている。なお、ＴＣＰとは、テープフィルム
等によりＬＳＩ素子を貼り付けて支持する形式の薄型パ
ッケージの総称である。
【０００３】これら複数のソースドライバＳ…は液晶パ
ネル４００におけるソースバスライン（図示せず）を駆
動し、複数のゲートドライバＧ…は液晶パネル４００に
おけるゲートバスライン（図示せず）を駆動するもので
ある。
【０００４】ソースドライバＳ…およびゲートドライバ
Ｇ…の液晶パネル４００側における端子群は、ＴＣＰ３
００…に形成された配線を介して、液晶パネル４００上
のＩＴＯ（Indium Tin Oxide：インジウムすず酸化物）
からなる端子群（図示せず）に電気的に接続されてい
る。これらの端子間における両者の電気的接続は、たと
えばＡＣＦ（Anisotropic Conductive Film:異方性導電
膜）を介して両者を熱圧着することでなされる。一方、
ソースドライバＳ…およびゲートドライバＧ…のフレキ
シブル基板５００側の端子群は、ＴＣＰ３００…に形成
された配線を介して、フレキシブル基板５００上に設け
られた配線にＡＣＦ或いはハンダ付けで電気的に接続さ
れている。
【０００５】このようにして、コントローラ回路６００
からのソースドライバＳ…への表示用データ信号（Ｒ・
Ｇ・Ｂの３種の信号）、ならびにソースドライバＳ…お
よびゲートドライバＧ…への種々の制御信号や電源（Ｇ
ＮＤ，ＶＣＣ）の供給は、フレキシブル基板５００上の
配線およびＴＣＰ３００…上の配線を経由して行われ
る。
【０００６】ところで、図６に示したような構成例で
は、ソースドライバＳは、第１ソースドライバＳ（１）
〜第８ソースドライバＳ（８）の合計８個が配設されて
いる。一方、ゲートドライバＧは、第１ゲートドライバ
Ｇ（１）および第２ゲートドライバＧ（２）の合計２個
が配設されている。
【０００７】第１ソースドライバＳ（１）〜第８ソース
ドライバＳ（８）は、同一の構成を有するものであり、
コントローラ回路６００から出力される表示用データ信
号Ｒ・Ｇ・Ｂ、スタートパルス信号ＳＳＰＩ、およびク
ロック信号ＳＣＫが供給されている。一方、第１ゲート
ドライバＧ（ｌ）および第２ゲートドライバＧ（２）
は、同一の構成を有するものであり、コントローラ回路
６００からクロック信号ＧＣＫ、およびスタートパルス
信号ＧＳＰＩが供給されている。
【０００８】図７に、各種信号を出力する上記コントロ
ーラ回路６００を拡大して示す。液晶パネル４００の画
素数が、たとえば１０２４画素〔ソース側〕×３（ＲＧ
Ｂ）×７６８画素〔ゲート側〕である場合、第１ソース
ドライバＳ（１）〜第８ソースドライバＳ（８）は、そ
れぞれ２6 ＝６４階調の表示を行うと共に、それぞれ１
２８画素×３（ＲＧＢ）を駆動するようになっている。
【０００９】また、図８に示すように、ソースドライバ
１００は、シフトレジスタ回路１１０と、データラッチ
回路１２０と、サンプリングメモリ回路１３０と、ホー
ルドメモリ回路１４０と、基準電圧発生回路１５０と、
ＤＡコンバータ回路１６０と、出力回路１７０とを備え
ている。なお、以下の説明においては、図８に示すソー
スドライバ１００が第１ソースドライバＳ（１）（図６
参照）である場合について説明する。
【００１０】シフトレジスタ回路１１０は、入力端子Ｓ
ＳＰｉｎに入力されるスタートパルス信号ＳＳＰＩを、
ソースドライバ１００の入力端子ＳＣＫｉｎに入力され
るクロック信号ＳＣＫにて同期をとりシフトさせる。な
お、スタートパルス信号ＳＳＰＩは、コントローラ回路
６００の端子ＳＳＰＩ（図７）から出力され、表示用デ
ータ信号Ｒ・Ｇ・Ｂの水平同期信号と同期が取られた信
号である。また、クロック信号ＳＣＫは、コントローラ
回路６００のクロック信号ＳＣＫ入力用の端子（図７）
から出力される信号である。
【００１１】また、シフトレジスタ回路１１０によりシ
フトされたスタートパルス信号ＳＳＰＩは、８段目の第
８ソースドライバＳ（８）におけるシフトレジスタ回路
（図示せず）まで転送される。
【００１２】データラッチ回路１２０は、ソースドライ
バ１００の入力端子Ｒ１ｉｎ〜Ｒ６ｉｎ・入力端子Ｇ１
ｉｎ〜Ｇ６ｉｎ・入力端子Ｂ１ｉｎ〜Ｂ６ｉｎにそれぞ
れシリアルに入力される各６ビットの表示用データ信号
Ｒ・Ｇ・Ｂを、クロック信号ＳＣＫの反転信号である／
ＳＣＫの立ち上がりに同期を取って一時的にラッチし、
サンプリングメモリ回路１３０に送る。なお、表示用デ
ータ信号Ｒ・Ｇ・Ｂは、コントローラ回路６００の端子
Ｒ１〜Ｒ６・端子Ｇ１〜Ｇ６・端子Ｂ１〜Ｂ６から出力
される信号である。
【００１３】サンプリングメモリ回路１３０は、シフト
レジスタ回路１１０の各段の出力信号を用いて、データ
ラッチ回路１２０から時分割して送られてくる表示用デ
ータ信号（Ｒ・Ｇ・Ｂ各６ビットの合計１８ビット）を
サンプリングし、１水平同期期間の表示用データ信号が
揃うまで、それぞれ各表示用データ信号を記憶してい
る。そして、各表示用データ信号は、ホールドメモリ回
路１４０に入力される。
【００１４】ホールドメモリ回路１４０は、サンプリン
グメモリ回路１３０より入力される表示用データ信号
を、表示用データ信号Ｒ・Ｇ・Ｂの１水平同期期間分の
表示用データ信号が揃った時点で、ラッチ信号ＬＳ（水
平同期信号）にてラッチし、次のラッチ信号ＬＳが入力
されるまでの間保持し、後述するＤＡコンバータ回路１
６０に出力する。
【００１５】基準電圧発生回路１５０は、コントローラ
回路６００の端子Ｖｒｅｆ１〜Ｖｒｅｆ９（図７）から
出力されてソースドライバ１００の端子Ｖｒｅｆ１〜Ｖ
ｒｅｆ９に入力される基準電圧を基に、たとえば抵抗分
割により階調表示に用いる６４レベルの電圧を発生す
る。
【００１６】ＤＡコンバータ回路１６０は、ホールドメ
モリ回路１４０より入力されるＲＧＢそれぞれ６ビット
の表示用データ信号（デジタル）に応じて６４レベルの
電圧の内の１つを選択することでアナログ電圧に変換し
て出力回路１７０に出力する。
【００１７】出力回路１７０は、ＤＡコンバータ回路１
６０により選択されたアナログ信号を増幅し、また低イ
ンピーダンス出力に変え、出力端子Ｘｏ−１〜Ｘｏ−１
２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２
８から液晶パネル４００の図示しないソースバスライン
端子へ出力する。なお、出力端子Ｘｏ−１〜Ｘｏ−１２
８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８
は、それぞれ表示用データ信号Ｒ・Ｇ・Ｂに対応するも
ので、Ｘｏ，Ｙｏ，Ｚｏそれぞれ共に１２８個の端子か
らなる。
【００１８】また、ソースドライバ１００の端子ＶＣＣ
および端子ＧＮＤは、コントローラ回路６００の端子Ｖ
ＣＣおよび端子ＧＮＤと接続される電源供給用の端子で
あって、端子ＶＣＣには電源電圧、端子ＧＮＤにはグラ
ンド電位が供給される。
【００１９】このようにして、６４階調表示の各ソース
ドライバ１００は、表示用データ信号に基づいてアナロ
グ電圧を液晶パネル４００に出力し、６４階調の表示を
行う。
【００２０】なお、ゲートドライバ２００については、
基本的にソースドライバ１００と同様の構成であるの
で、ゲートドライバ２００の構成についての説明は省略
とする。
【００２１】また、表示用データ信号の取り込みタイミ
ングを改善する技術として、以下に説明する技術が一般
的に知られている。
【００２２】すなわち、図９に示すように。６ビットの
表示用データ信号Ｒ・Ｇ・Ｂの入力端子を、ＲＡ１ｉｎ
〜ＲＡ６ｉｎ・ＧＡｌｉｎ〜ＧＡ６ｉｎ・ＢＡｌｉｎ〜
ＢＡ６ｉｎ、およびＲＢｌｉｎ〜ＲＢ６ｉｎ・ＧＢｌｉ
ｎ〜ＧＢ６ｉｎ・ＢＢｌｉｎ〜ＢＢ６ｉｎとして２系統
（２ポート）設け、表示用データ信号を奇数番目データ
と偶数番目データとに分離する。そして、２系統に分割
された表示用データ信号と同じ周波数のクロック信号
の、立ち上がりまたは立ち下がりのいずれかのタイミン
グにて、分割された表示用データ信号を取り込む。これ
により、表示用データ信号を取り込むクロック信号にお
ける周波数の低減を図り、表示用データ信号の取り込み
タイミングを改善することができる。
【００２３】
【発明が解決しようとする課題】しかしながら、近年の
表示モジュールにおける大画面・高精細化に伴い、以下
のような問題が生じる。
【００２４】たとえば、６４階調表示を行なうソースド
ライバでは、ＲＧＢに対応した合計１８本のデータ（６
ビット×ＲＧＢ）が必要となる。そして、１０２４×７
６８ピクセルのＸＧＡ（extended graphics array ）パ
ネルでは、６５ＭＨｚと非常に高周波の表示用データ信
号が入力される。更に高精細である１２８０×１０２ピ
クセルのＳＸＧＡ（super extended graphics array ）
においては、さらに高周波数の９５ＭＨｚにて表示用デ
ータ信号が入力される。
【００２５】そのため、画像をより高精細化する場合、
上記のように高周波数にて入力される表示用データ信号
を、データラッチ回路にてラッチ後、時分割でサンプリ
ングメモリ回路により速く記憶させる必要がある。しか
しながら、表示用データ信号と同期させて高周波数でデ
ータ取り込みを行うと、データ取り込みのタイミング
（データセットアップ／ホールド時間）を設定するのが
困難になるという問題が生じる。
【００２６】また、ソースドライバ内部におけるデータ
転送用クロックのデューティ比（ハイ期間とロー期間と
の比）を十分な大きさに確保することが困難となり、画
像品位の劣化を招来するという問題が生じる。
【００２７】なお、図９に示したような、表示用データ
信号を２ポートに分割する技術において、分割するポー
ト数を増やすことにより、高周波数化された表示用デー
タ信号に対応するという方法も考えられる。
【００２８】しかしながら、分割されたポートの各々に
対して必要となる配線のためにソースドライバが大型化
し、これに伴い、フレキシブル基板の面積も増加して表
示モジュールが大型化してしまうという問題が生じる。
【００２９】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、高周波数化された表示用
データ信号に対しても、表示画質への信頼性が高い小型
の駆動装置およびそれを備えている表示モジュールを提
供することにある。
【００３０】
【課題を解決するための手段】本発明の駆動装置は、上
記課題を解決するため、入力された表示用データ信号を
クロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信
号を記憶するサンプリングメモリ手段とを備え、該サン
プリングメモリ手段により記憶された表示用データ信号
に基づいて表示モジュールを駆動する駆動装置におい
て、上記データラッチ手段は、上記表示用データ信号の
１／２の周波数であるクロック信号の、立ち上がりと立
ち下がりとの両方のタイミングに同期して、上記表示用
データ信号を取り込むデータ取り込み手段を備えてお
り、該データ取り込み手段は、上記クロック信号の立ち
上がりのタイミングで取り込んだ表示用データ信号と、
上記クロック信号の立ち下がりのタイミングで取り込ん
だ表示用データ信号とを、独立して上記サンプリングメ
モリ手段に出力することを特徴としている。
【００３１】本発明の駆動装置は、データラッチ手段が
クロック信号に同期して取り込んだ表示用データ信号に
基づいて表示モジュールを駆動する。
【００３２】そして、近年の表示モジュールにおいて
は、大画面化・画像の高精細化等の改良が進められてお
り、これに伴い入力される表示用データ信号が高周波数
化している。したがって、データラッチ手段において、
表示用データ信号と同じ周波数のクロックで表示用デー
タ信号を取り込むと、データ取り込みのためのクロック
信号のデューティ比が必要以上に低下し、画像品位の劣
化を招来する場合がある。
【００３３】そこで、本発明では、特に、表示用データ
信号の半分の周波数であるクロック信号の、立ち上がり
と立ち下がりとの両方のタイミングに同期して、上記表
示用データ信号を取り込むデータ取り込み手段を備えて
おり、該データ取り込み手段は、上記クロック信号の立
ち上がりのタイミングで取り込んだ表示用データ信号
と、上記クロック信号の立ち下がりのタイミングで取り
込んだ表示用データ信号とを、独立して上記サンプリン
グメモリ手段に出力する。
【００３４】上記の構成によれば、表示用データ信号の
周波数が大きくても、表示用データ信号を取り込むクロ
ック信号を、表示用データ信号の周波数の１／２の周波
数に設定することができる。これにより、データ取り込
みのためのタイミングを設定することが容易となる。
【００３５】さらに、立ち上がりのタイミングで取り込
まれた表示用データ信号と、立ち下がりのタイミングで
取り込まれた表示用データ信号とは独立してサンプリン
グメモリ手段に出力される。すなわち、サンプリングメ
モリ手段に出力される表示用データ信号の周波数は、第
１のラッチ手段に入力される時点の表示用データ信号の
１／２の周波数となる。
【００３６】したがって、駆動装置内部におけるデータ
転送用クロックのデューティ比を画像品位が劣化しない
程度の大きさに維持することができる。
【００３７】なお、駆動装置内部の回路構成を変更する
ことにより高周波数化された表示用データ信号に対応す
るので、表示用データ信号を分割するポート数を増やす
必要はなく、駆動装置自体が大型化することはない。
【００３８】それゆえ、高周波数化された表示用データ
信号に対しても、表示画質への信頼性が高い小型の駆動
装置を提供することができる。
【００３９】また、本発明の駆動装置は、上記課題を解
決するため、上記構成の駆動装置において、上記データ
取り込み手段により表示用データ信号を取り込むモード
と、２系統に分割して入力される上記表示用データ信号
と同じ周波数のクロック信号の、立ち上がりまたは立ち
下がりのいずれかのタイミングに同期して、上記表示用
データ信号を取り込むモードとのうち、いずれか一方の
モードに切換可能な切換手段を備えていることを特徴と
している。
【００４０】上記の構成によれば、切換手段を用いて、
データ取り込み手段により表示用データ信号を取り込む
モード（以下、デュアルエッジモードとする）と、２系
統に分割して入力される上記表示用データ信号と同じ周
波数のクロック信号の、立ち上がりまたは立ち下がりの
いずれかのタイミングに同期して、上記表示用データ信
号を取り込むモード（以下、２ポートシングルエッジモ
ードとする）とのうち、いずれか一方のモードに切り換
えて、表示用データ信号を取り込むことができる。
【００４１】ここで、２ポートシングルエッジモード
は、たとえば図９に示したような、従来の駆動装置にお
いて実現されているものである。
【００４２】したがって、２ポートシングルエッジモー
ドを実現する従来の駆動装置に対して、データ取り込み
手段と切換手段とを設けるという簡易な構成により、表
示用データ信号が高周波数化された場合に、表示画質へ
の信頼性が高い駆動装置を容易に提供することができ
る。
【００４３】さらに、上記構成の駆動装置による効果に
加えて、２ポートシングルエッジモードを実現する従来
の駆動装置を流用でき、フレキシブル基板の設計変更等
を伴わないので、表示モジュールのコストダウンを図る
ことができる。
【００４４】また、本発明の駆動装置は、上記課題を解
決するため、上記構成の駆動装置において、上記データ
ラッチ手段は、上記表示用データ信号の１／２の周波数
であるクロック信号の、立ち上がりまたは立ち下がりの
うちいずれかの一方のタイミングに同期して、上記表示
用データ信号を取り込む第１のラッチ回路と、上記クロ
ック信号における立ち上がりまたは立ち下がりのタイミ
ングのうち、上記第１のラッチ回路が上記表示用データ
信号を取り込むタイミングと他方側のタイミングに同期
して、上記表示用データ信号を取り込んで上記サンプリ
ングメモリ手段に出力する第２のラッチ回路と、上記第
１のラッチ回路により取り込まれた表示用データ信号
を、上記第２のラッチ回路と同じタイミングにて取り込
んで上記サンプリングメモリ手段に出力する第３のラッ
チ回路とを備えていることを特徴としている。
【００４５】上記構成によれば、第２のラッチ回路と第
３のラッチ回路とは、同タイミングでサンプリングメモ
リ手段に表示用データ信号を出力する。
【００４６】すなわち、クロック信号の立ち上がりタイ
ミングにて取り込まれた表示用データ信号と、クロック
信号の立ち下がりタイミングにて取り込まれた表示用デ
ータ信号とが、同タイミングでサンプリングメモリ手段
に出力される。
【００４７】これにより、上記構成の駆動装置による効
果に加えて、１水平同期期間内の表示用データ信号が揃
うまでの時間を短縮でき、駆動装置内の処理を簡略化す
ることができる。
【００４８】また、本発明の表示モジュールは、上記課
題を解決するため、上記構成のいずれかの駆動装置を備
えていることを特徴としている。
【００４９】上記構成によれば、表示モジュールは、高
周波数化された表示用データ信号に対して表示画質への
信頼性が高い駆動装置を備えている。
【００５０】それゆえ、高周波数化された表示用データ
信号に対しても、画質の劣化を伴わず画像表示をするこ
とができる表示モジュールを提供することができる。
【００５１】
【発明の実施の形態】本発明の実施の一形態について図
１〜図５に基づいて説明すれば以下の通りである。
【００５２】図４に示すように、本実施の形態の表示モ
ジュールにおいては、複数のソースドライバ（駆動装
置）１…およびゲートドライバ（駆動装置）２…は、Ｔ
ＣＰ３に搭載された状態で液晶パネル４の外周部および
フレキシブル基板５に実装されている。
【００５３】これら複数のソースドライバ１…は液晶パ
ネル４におけるソースバスライン（図示せず）を駆動
し、複数のゲートドライバ２…は液晶パネル４における
ゲートバスライン（図示せず）を駆動するものである。
【００５４】ソースドライバ１…およびゲートドライバ
２…の液晶パネル４側における端子群は、ＴＣＰ３…に
形成された配線を介して、液晶パネル４上のＩＴＯから
なる端子群（図示せず）に電気的に接続されている。こ
れらの端子間における両者の電気的接続は、たとえばＡ
ＣＦを介して両者を熱圧着することでなされる。
【００５５】一方、ソースドライバ１…およびゲートド
ライバ２…のフレキシブル基板５側の端子群は、ＴＣＰ
３…に形成された配線を介して、フレキシブル基板５上
に設けられた配線にＡＣＦ或いはハンダ付けで電気的に
接続されている。
【００５６】このようにして、コントローラ回路６から
のソースドライバ１…への表示用データ信号（Ｒ・Ｇ・
Ｂの３種の信号）、ならびにソースドライバ１…および
ゲートドライバ２…への種々の制御信号や電源（ＧＮ
Ｄ，ＶＣＣ）の供給は、フレキシブル基板５上の配線お
よびＴＣＰ３…上の配線を経由して行われる。
【００５７】なお、図４では、複数のソースドライバ１
…およびゲートドライバ２…を互いに区別するために、
第ｎソースドライバＳ（ｎ）（ｎは正の整数）および第
ｐソースドライバＧ（ｐ）（ｐは正の整数）として示し
ている。本実施の形態では、ｎ＝８，ｐ＝２であるが、
必ずしもこの値に限定されない。
【００５８】第１ソースドライバＳ（１）〜第８ソース
ドライバＳ（８）は、同一の構成を有するものであり、
コントローラ回路６から出力される表示用データ信号Ｒ
・Ｇ・Ｂ、スタートパルス信号ＳＳＰＩ、およびクロッ
ク信号ＳＣＫが供給されている。一方、第１ゲートドラ
イバＧ（ｌ）および第２ゲートドライバＧ（２）も、同
一の構成を有するものであり、コントローラ回路６から
クロック信号ＧＣＫ、およびスタートパルス信号ＧＳＰ
Ｉが供給されている。
【００５９】また、液晶パネル４の画素数は、例えば１
０２４画素〔ソース側〕×３（ＲＧＢ）×７６８画素
〔ゲート側〕である。したがって、第１ソースドライバ
Ｓ（１）〜第８ソースドライバＳ（８）は、それぞれ６
４階調の表示を行うと共に、それぞれ１２８画素×３
（ＲＧＢ）を駆動するようになっている。
【００６０】次に、ソースドライバ１の回路構成につい
て、図５に基づいて説明する。
【００６１】図５に示すように、ソースドライバ１は、
シフトレジスタ回路１１と、データラッチ回路（データ
ラッチ手段）１２と、切換回路（切換手段）１３と、サ
ンプリングメモリ回路（サンプリングメモリ手段）１４
と、ホールドメモリ回路１５と、基準電圧発生回路１６
と、ＤＡコンバータ回路１７と、出力回路１８とを備え
ている。
【００６２】なお、本実施の形態におけるソースドライ
バ１は、以下の〜の点、すなわち、 切換回路１３を備えている点 後述する２ポートシングルエッジモードまたはデュア
ルエッジモードのいずれのデータ取り込みにも対応可能
である点 表示用データ入力端子として、Ｒ信号対応のＸＡ１〜
ＸＡ６と、Ｇ信号対応のＹＡ１〜ＹＡ６と、Ｂ信号対応
のＺＡ１〜ＺＡ６との計１８端子からなるポートＡ群、
および、Ｒ信号対応のＸＢ１〜ＸＢ６と、Ｇ信号対応の
ＹＢ１〜ＹＢ６と、Ｂ信号対応のＺＢ１〜ＺＢ６との計
１８端子からなるポートＢ群を備えている点 切換回路１３を制御する切換制御信号ＤＥＣ入力用の
端子を備えている点以外は、基本的に図８に基づいて説
明したソースドライバ１００と同一の構成および機能を
有している。したがって、以下の説明においては従来の
ソースドライバ１００との相違点を中心に説明する。な
お、２ポートシングルエッジモードとは、クロック信号
の立ち上がり時または立ち下がり時のいずれかでデータ
を取り込む方式を指し、デュアルエッジモードとは、ク
ロック信号の立ち上がり時および立ち下がり時にデータ
を取り込む方式を指す。
【００６３】先ず、データラッチ回路１２および切換回
路１３の詳細な構成について、図１に基づいて説明す
る。
【００６４】図１に示すように、データラッチ回路１２
は、ディレイフリップフロップ（以下、単にＤＦＦとす
る）１２Ａ〜１２Ｄとして、４つのＤＦＦを、表示用デ
ータ信号Ｒ・Ｇ・Ｂの１ビット毎に備えている。
【００６５】ＤＦＦ１２Ａ（データ取り込み手段、第１
のラッチ回路）には、ソースドライバ１のポートＡ群か
ら各６ビットの表示用データ信号Ｒ・Ｇ・Ｂと、クロッ
ク信号ＳＣＫとがそれぞれ入力される。ＤＦＦ１２Ｂ
（データ取り込み手段、第２のラッチ回路）には、表示
用データ信号Ｒ・Ｇ・Ｂと、クロック信号ＳＣＫをイン
バータ（図示せず）により反転した反転クロック信号／
ＳＣＫとが入力される。ＤＦＦ１２Ｃには、ポートＢ群
から各６ビットの表示用データ信号Ｒ・Ｇ・Ｂと、クロ
ック信号ＳＣＫとがそれぞれ入力される。ＤＦＦ１２Ｄ
（データ取り込み手段、第３のラッチ回路）には、ポー
トＡ群から各６ビットの表示用データ信号Ｒ・Ｇ・Ｂ
と、反転クロック信号／ＳＣＫとが入力される。
【００６６】切換回路１３は、表示用データ信号のサン
プリングメモリ回路へのデータ取り込みモードを、切換
制御信号ＤＥＣに基づき２ポートシングルエッジモード
あるいはデュアルエッジモードに切り換えるものであ
り、端子ＳＡと端子ＤＡとを有するスイッチ素子１３ａ
と、端子ＤＢと端子ＳＢとを有するスイッチ素子１３ｂ
とを備えている。以下、切換回路１３が２ポートシング
ルエッジモードとデュアルエッジモードとを切り換える
動作について説明する。
【００６７】先ず、切換回路１３により２ポートシング
ルエッジモードに切り換えられる場合について説明す
る。
【００６８】切換制御信号ＤＥＣが、たとえば、Ｌｏｗ
レベルの時、スイッチ素子１３ａは端子ＳＡ側にスイッ
チされ、スイッチ素子１３ｂは端子ＳＢ側にスイッチさ
れる。さらに、ＤＦＦ１２Ａに入力されるポートＡ群か
らの６ビットの偶数番目（もしくは奇数番目）表示用デ
ータ信号Ａ・Ｃ・Ｅ…は、クロック信号ＳＣＫの立ち上
がりエッジに同期をとって取り込まれ、データバス２０
Ａを介してサンプリングメモリ回路１４に出力される。
【００６９】同様に、ＤＦＦ１２Ｃに入力されるポート
Ｂ群からの６ビットの偶数番目（もしくは奇数番目）表
示用データ信号Ｂ・Ｄ・Ｆ…は、クロック信号ＳＣＫの
立ち上がりエッジに同期をとって取り込まれ、データバ
ス２０Ｂを介してサンプリングメモリ回路１４に出力さ
れる。
【００７０】ところで、図２に示すように、ポートＡ群
から表示用データ信号Ａ・Ｃ・Ｅ…と、ポートＢ群から
の表示用データ信号Ｂ・Ｄ・Ｆ…は、同タイミングでコ
ントローラ回路６（図４）から入力される。したがっ
て、データバス２０Ａとデータバス２０Ｂからの表示用
データ信号Ａ・Ｂは、同タイミングでサンプリングメモ
リ回路１４に出力される。同様にして、表示用データ信
号Ｃと表示用データ信号Ｄ等も同タイミングでサンプリ
ングメモリ回路１４に出力される。
【００７１】このようにして、切換制御信号ＤＥＣがＬ
ｏｗレベルの時、２ポートシングルエッジモードにて表
示用データ信号Ａ・Ｂ，Ｃ・Ｄ…が取り込まれる。
【００７２】次に、切換回路１３によりデュアルエッジ
モードに切り換えられる場合について説明する。
【００７３】切換制御信号ＤＥＣが、たとえば、Ｈｉｇ
ｈレベルの時、スイッチ素子１３ａは端子ＤＡ側にスイ
ッチされ、スイッチ素子１３ｂは端子ＤＢ側にスイッチ
される。そして、図３に示すように、連続する表示用デ
ータ信号Ａ・Ｂ・Ｃ・Ｄ・Ｅ…は、ポートＡ群からクロ
ック信号ＳＣＫの立ち上がりおよび立ち下がりに同期を
取って入力される。
【００７４】その後、表示用データ信号Ａ・Ｂ・Ｃ・Ｄ
・Ｅ…は、ＤＦＦ１２Ａに入力される。これら表示用デ
ータ信号Ａ・Ｂ・Ｃ・Ｄ・Ｅ…を、ＤＦＦ１２Ａはクロ
ック信号ＳＣＫの立ち上がりに同期して選択的に取り込
む。
【００７５】したがって、表示用データ信号Ａ・Ｂ・Ｃ
・Ｄ・Ｅ…のうち、表示用データ信号Ａ・Ｃ・Ｅ…が１
つおきに取り込まれ、サンプリングメモリ回路１４に出
力される。
【００７６】その後、表示用データ信号Ａ・Ｃ・Ｅ…
は、ＤＦＦ１２Ｄによりクロック信号ＳＣＫの立ち下が
りに同期して取り込まれる。したがって、表示用データ
信号Ａ・Ｃ・Ｅ…は、ＤＦＦ１２ＡとＤＦＦ１２Ｄとに
より、コントローラ回路６からの入力時よりクロック信
号ＳＣＫの１／２周期分遅延して、データバス２０Ａを
介してサンプリングメモリ回路１４に出力される。
【００７７】また、表示用データ信号Ａ・Ｂ・Ｃ・Ｄ・
Ｅ…のうち、ＤＦＦ１２Ｂは、クロック信号ＳＣＫの立
ち下がりに同期して表示用データ信号Ｂ・Ｄ・Ｆ…を選
択的に取り込む。
【００７８】ここで、表示用データ信号Ｂ・Ｄ・Ｆ…
は、クロック信号ＳＣＫの立ち下がりに同期して取り込
まれるため、コントローラ回路６からの入力時よりクロ
ック信号ＳＣＫの１／２周期分遅延して出力される。
【００７９】すなわち、表示用データ信号Ａ・Ｃ・Ｅ…
と、表示用データ信号Ｂ・Ｄ・Ｆ…とは、同タイミング
でサンプリングメモリ回路１４に入力される。
【００８０】このようにして、切換制御信号ＤＥＣがＨ
ｉｇｈレベルの時、デュアルエッジモードにて表示用デ
ータ信号Ａ・Ｂ・Ｃ・Ｄ・Ｅ…が取り込まれる。
【００８１】なお、切換制御信号ＤＥＣは、コントロー
ラ回路６で制御されるものであってもよいし、切換制御
信号ＤＥＣ用の端子がＴＣＰ配線と接続される箇所ある
いはフレキシブル基板近傍で、電源ＶＣＣあるいはＧＮ
Ｄ線と切換制御信号ＤＥＣ用の端子とを接続すること
で、上記２つのうちいずれかのモードを制御してもよ
い。これにより、切換制御信号ＤＥＣ用の端子とコント
ローラ回路６とを接続する配線を省略することができ、
配線数を低減することができる。
【００８２】このように、本実施の形態のソースドライ
バ１（ゲートドライバ２）におけるデータラッチ回路１
２は、表示用データ信号Ｒ・Ｇ・Ｂの１／２の周波数で
あるクロック信号ＳＣＫの、立ち上がりと立ち下がりと
の両方のタイミングに同期して、表示用データ信号Ｒ・
Ｇ・Ｂを取り込むＤＦＦ１２Ａ・１２Ｂ・１２Ｄを備え
ており、ＤＦＦ１２Ａ・１２Ｂ・１２Ｄは、クロック信
号ＳＣＫの立ち上がりのタイミングで取り込んだ表示用
データ信号Ｒ・Ｇ・Ｂと、クロック信号ＳＣＫの立ち下
がりのタイミングで取り込んだ表示用データ信号Ｒ・Ｇ
・Ｂとを、独立してサンプリングメモリ回路１４に出力
するものである。
【００８３】上記の構成によれば、表示用データ信号Ｒ
・Ｇ・Ｂの周波数が大きくても、表示用データ信号Ｒ・
Ｇ・Ｂを取り込むクロック信号ＳＣＫを、表示用データ
信号Ｒ・Ｇ・Ｂの周波数の１／２の周波数に設定するこ
とができる。これにより、データ取り込みのためのタイ
ミングを設定することが容易となる。
【００８４】さらに、立ち上がりのタイミングで取り込
まれた表示用データ信号Ｒ・Ｇ・Ｂと、立ち下がりのタ
イミングで取り込まれた表示用データ信号Ｒ・Ｇ・Ｂと
は、データバス２０Ａ・２０Ｂを介して独立してサンプ
リングメモリ回路１４に出力される。すなわち、サンプ
リングメモリ回路１４に出力される表示用データ信号Ｒ
・Ｇ・Ｂの周波数は、ＤＦＦ１２Ａ・１２Ｂに入力され
る時点の表示用データ信号Ｒ・Ｇ・Ｂの１／２の周波数
となる。
【００８５】したがって、ソースドライバ１内部におけ
るデータ転送用クロックのデューティ比を画像品位が劣
化しない程度の大きさに維持することができる。
【００８６】なお、ソースドライバ１内部の回路構成を
変更することにより高周波数化された表示用データ信号
Ｒ・Ｇ・Ｂに対応するので、表示用データ信号Ｒ・Ｇ・
Ｂを分割するポート数を増やす必要はなく、ソースドラ
イバ１が大型化することはない。
【００８７】それゆえ、高周波数化された表示用データ
信号Ｒ・Ｇ・Ｂに対しても、表示画質への信頼性が高い
小型のソースドライバ１を提供することができる。
【００８８】また、本実施の形態のソースドライバ１
は、ＤＦＦ１２Ａ・１２Ｂ・１２Ｄにより表示用データ
信号Ｒ・Ｇ・Ｂを取り込むモードと、２系統に分割して
入力される表示用データ信号Ｒ・Ｇ・Ｂと同じ周波数の
クロック信号ＳＣＫの、立ち上がりまたは立ち下がりの
いずれかのタイミングに同期して、表示用データ信号Ｒ
・Ｇ・Ｂを取り込むモードとのうち、いずれか一方のモ
ードに切換可能な切換回路１３を備えているものであ
る。
【００８９】上記の構成によれば、切換回路１３を用い
て、ＤＦＦ１２Ａ・１２Ｂ・１２Ｄにより表示用データ
信号Ｒ・Ｇ・Ｂを取り込むモード（デュアルエッジモー
ド）と、２系統に分割して入力される表示用データ信号
Ｒ・Ｇ・Ｂと同じ周波数のクロック信号ＳＣＫの、立ち
上がりまたは立ち下がりのいずれかのタイミングに同期
して、表示用データ信号Ｒ・Ｇ・Ｂを取り込むモード
（２ポートシングルエッジモード）とのうち、いずれか
一方のモードに切り換えて、表示用データ信号Ｒ・Ｇ・
Ｂを取り込むことができる。
【００９０】ここで、２ポートシングルエッジモード
は、たとえば図９に示したような、従来のソースドライ
バ１００（ゲートドライバ２００）において実現されて
いるものである。
【００９１】したがって、２ポートシングルエッジモー
ドを実現する従来のソースドライバに対して、ＤＦＦ１
２Ａ・１２Ｂ・１２Ｄと切換回路１３とを設けるという
簡易な構成により、表示用データ信号Ｒ・Ｇ・Ｂが高周
波数化された場合に、表示画質への信頼性が高いソース
ドライバ１を容易に提供することができる。
【００９２】さらに、２ポートシングルエッジモードを
実現する従来のソースドライバを流用でき、フレキシブ
ル基板５の設計変更等を伴わないので、表示モジュール
のコストダウンを図ることができる。
【００９３】また、本実施の形態のソースドライバ１
は、表示用データ信号Ｒ・Ｇ・Ｂの１／２の周波数であ
るクロック信号ＳＣＫの、立ち上がりタイミングに同期
して、表示用データ信号Ｒ・Ｇ・Ｂを取り込むＤＦＦ１
２Ａと、クロック信号ＳＣＫの立ち下がりタイミングに
同期して、表示用データ信号Ｒ・Ｇ・Ｂを取り込んでサ
ンプリングメモリ回路１４に出力するＤＦＦ１２Ｂと、
ＤＦＦ１２Ａにより取り込まれた表示用データ信号Ｒ・
Ｇ・Ｂを、ＤＦＦ１２Ｂと同じ立ち下がりタイミングに
て取り込んでサンプリングメモリ回路１４に出力するＤ
ＦＦ１２Ｄとを備えているものである。
【００９４】上記構成によれば、ＤＦＦ１２ＢとＤＦＦ
１２Ｄとは、同タイミングでサンプリングメモリ回路１
４に表示用データ信号Ｒ・Ｇ・Ｂを出力する。
【００９５】すなわち、クロック信号ＳＣＫの立ち上が
りタイミングにて取り込まれた表示用データ信号Ｒ・Ｇ
・Ｂと、クロック信号ＳＣＫの立ち下がりタイミングに
て取り込まれた表示用データ信号Ｒ・Ｇ・Ｂとが、同タ
イミングでサンプリングメモリ回路１４に出力される。
【００９６】これにより、１水平同期期間内の表示用デ
ータ信号Ｒ・Ｇ・Ｂが揃うまでの時間を短縮でき、ソー
スドライバ１内の処理を簡略化することができる。
【００９７】また、本実施の形態の表示モジュールは、
上記構成のソースドライバ１を備えているものである。
【００９８】上記構成によれば、表示モジュールは、高
周波数化された表示用データ信号Ｒ・Ｇ・Ｂに対して表
示画質への信頼性が高いソースドライバ１を備えてい
る。
【００９９】それゆえ、高周波数化された表示用データ
信号Ｒ・Ｇ・Ｂに対しても、画質の劣化を伴わず画像表
示をすることができる表示モジュールを提供することが
できる。
【０１００】なお、本発明の駆動装置は、表示モジュー
ルを表示用データ信号に基づいて駆動する駆動装置にお
いて、クロック信号に基づいたスタートパルス信号を転
送する転送手段と、入力された表示用データ転送用クロ
ック信号に同期して取り込み、同期データとして出力す
るラッチ手段と、転送されるスタートパルス信号に基づ
いて、上記同期データをサンプリングして出力するサン
プリング手段とを有し、上記ラッチ手段は、上記表示デ
ータ信号を上記クロック信号の立ち上がりもしくは立ち
下がりのどちらか一方のタイミングにて同期して取り込
む手段と、上記表示用データ信号を上記クロック信号の
立ち上がりと立ち下がりの両タイミングにて同期して取
り込む手段とを備え、上記ラッチ手段からの表示データ
信号は、切換手段により、どちらか一方の信号がサンプ
リングメモリへ供給されるよう構成されている駆動装置
であってもよい。
【０１０１】上記構成の駆動装置によれば、今後、さら
に進む表示画面の大画面・高精細化による表示データの
転送速度の高速化によっても、データ取り込みのマージ
ンを確保でき、設計も容易になる信頼性の高い表示装置
の駆動装置を提供できる。さらに、従来技術（図９の２
ポート型）で設計された表示モジュールでもフレキシブ
ル基板やテープキャリア基板を変更することなく、上記
構成の駆動装置を使用することができることから、置き
換えも容易となり、駆動装置の使用個数が増え量産効果
が期待できることでコストダウンも図れるものである。
そして、簡単な回路付加で実現でき、ソースドライバの
チップサイズを大きく増大させる要因とはならない。
【０１０２】また、本発明の駆動装置は、上記構成の駆
動装置において、上記ラッチ手段の一方は、上記表示デ
ータ信号を上記クロック信号の立ち上がりもしくは立ち
下がりのどちらか一方のタイミングにて同期して取り込
むためのラッチ回路と、上記ラッチ回路からのデータを
再度整えデータのタイミングを合わすためのラッチ回路
とを備え、もう一方のラッチ手段は、上記表示データ信
号を上記クロック信号の立ち上がりと立ち下がりの両タ
イミングにて同期して取り込むためのラッチ回路とによ
り構成され、上記切換手段は、スイッチング素子により
上記ラッチ手段のどちか一方を選択し、サンプリングメ
モリへ供給されるよう構成されていてもよい。
【０１０３】
【発明の効果】本発明の駆動装置は、以上のように、デ
ータラッチ手段は、表示用データ信号の１／２の周波数
であるクロック信号の、立ち上がりと立ち下がりとの両
方のタイミングに同期して、上記表示用データ信号を取
り込むデータ取り込み手段を備えており、該データ取り
込み手段は、上記クロック信号の立ち上がりのタイミン
グで取り込んだ表示用データ信号と、上記クロック信号
の立ち下がりのタイミングで取り込んだ表示用データ信
号とを、独立して上記サンプリングメモリ手段に出力す
るものである。
【０１０４】したがって、表示用データ信号を取り込む
ためのタイミングを設定することが容易となるととも
に、駆動装置内部におけるデータ転送用クロックのデュ
ーティ比を画像品位が劣化しない程度の大きさに維持す
ることができる。
【０１０５】また、駆動装置内部の回路構成を変更する
ことにより高周波数化された表示用データ信号に対応す
るので、駆動装置自体が大型化することはない。
【０１０６】それゆえ、高周波数化された表示用データ
信号に対しても、表示画質への信頼性が高い小型の駆動
装置を提供することができるという効果を奏する。
【０１０７】また、本発明の駆動装置は、以上のよう
に、上記構成の駆動装置において、上記データ取り込み
手段により表示用データ信号を取り込むモードと、２系
統に分割して入力される上記表示用データ信号と同じ周
波数のクロック信号の、立ち上がりまたは立ち下がりの
いずれかのタイミングに同期して、上記表示用データ信
号を取り込むモードとのうち、いずれか一方のモードに
切換可能な切換手段を備えているものである。
【０１０８】上記の構成によれば、２ポートシングルエ
ッジモードを実現する従来の駆動装置に対して、データ
取り込み手段と切換手段とを設けるという簡易な構成に
より、表示用データ信号が高周波数化された場合に、表
示画質への信頼性が高い駆動装置を容易に提供すること
ができる。
【０１０９】それゆえ、上記構成の駆動装置による効果
に加えて、２ポートシングルエッジモードを実現する従
来の駆動装置を流用でき、フレキシブル基板の設計変更
等を伴わないので、表示モジュールのコストダウンを図
ることができるという効果を奏する。
【０１１０】また、本発明の駆動装置は、以上のよう
に、上記構成の駆動装置において、上記データラッチ手
段は、上記表示用データ信号の１／２の周波数であるク
ロック信号の、立ち上がりまたは立ち下がりのうちいず
れかの一方のタイミングに同期して、上記表示用データ
信号を取り込む第１のラッチ回路と、上記クロック信号
における立ち上がりまたは立ち下がりのタイミングのう
ち、上記第１のラッチ回路が上記表示用データ信号を取
り込むタイミングと他方側のタイミングに同期して、上
記表示用データ信号を取り込んで上記サンプリングメモ
リ手段に出力する第２のラッチ回路と、上記第１のラッ
チ回路により取り込まれた表示用データ信号を、上記第
２のラッチ回路と同じタイミングにて取り込んで上記サ
ンプリングメモリ手段に出力する第３のラッチ回路とを
備えているものである。
【０１１１】上記構成によれば、クロック信号の立ち上
がりタイミングにて取り込まれた表示用データ信号と、
クロック信号の立ち下がりタイミングにて取り込まれた
表示用データ信号とが、同タイミングでサンプリングメ
モリ手段に出力される。
【０１１２】これにより、上記構成の駆動装置による効
果に加えて、１水平同期期間内の表示用データ信号が揃
うまでの時間を短縮でき、駆動装置内の処理を簡略化す
ることができるという効果を奏する。
【０１１３】また、本発明の表示モジュールは、以上の
ように、上記構成のいずれかの駆動装置を備えているも
のである。
【０１１４】上記構成によれば、表示モジュールは、高
周波数化された表示用データ信号に対して表示画質への
信頼性が高い駆動装置を備えている。
【０１１５】それゆえ、高周波数化された表示用データ
信号に対しても、画質の劣化を伴わず画像表示をするこ
とができる表示モジュールを提供することができるとい
う効果を奏する。
【図面の簡単な説明】
【図１】本発明における表示モジュールが備える駆動装
置の、実施の一形態に係るソースドライバが備える、デ
ータラッチ回路と切換回路との構成を示す回路図であ
る。
【図２】図１のデータラッチ回路が、２ポートシングル
エッジモードにて表示用データ信号を取り込む状態を示
すタイミングチャートである。
【図３】図１のデータラッチ回路が、デュアルエッジモ
ードにて表示用データ信号を取り込む状態を示すタイミ
ングチャートである。
【図４】上記表示モジュールの構成を示す回路図であ
る。
【図５】上記ソースドライバの構成を示す回路図であ
る。
【図６】従来の表示モジュールの構成を示す回路図であ
る。
【図７】上記従来の表示モジュールが備えるコントロー
ラ回路の回路図である。
【図８】上記従来の表示モジュールが備える駆動装置と
してのソースドライバの構成を示す回路図である。
【図９】従来の表示モジュールの他の構成例を示す回路
図である。
【符号の説明】 １ ソースドライバ（駆動装置） ２ ゲートドライバ（駆動装置） １２ データラッチ回路（データラッチ手段） １２Ａ ＤＦＦ（データ取り込み手段、第１のラッ
チ回路） １２Ｂ ＤＦＦ（データ取り込み手段、第２のラッ
チ回路） １２Ｄ ＤＦＦ（データ取り込み手段、第３のラッ
チ回路） １３ 切換回路（切換手段） １４ サンプリングメモリ回路（サンプリングメ
モリ手段） Ｒ・Ｇ・Ｂ 表示用データ信号 ＳＣＫ クロック信号
フロントページの続き Ｆターム(参考） 2H093 NC15 NC16 NC26 NC27 5C006 AA01 AA16 AA22 AF72 AF83 BB11 BC12 BC16 BC20 BC23 BF03 BF04 BF11 BF42 FA15 FA41 5C080 AA10 BB05 CC03 DD22 DD27 EE29 EE30 FF09 JJ02 JJ04

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】入力された表示用データ信号をクロック信
    号に同期して取り込むデータラッチ手段と、該データラ
    ッチ手段により取り込まれた表示用データ信号を記憶す
    るサンプリングメモリ手段とを備え、該サンプリングメ
    モリ手段により記憶された表示用データ信号に基づいて
    表示モジュールを駆動する駆動装置において、 上記データラッチ手段は、 上記表示用データ信号の１／２の周波数であるクロック
    信号の、立ち上がりと立ち下がりとの両方のタイミング
    に同期して、上記表示用データ信号を取り込むデータ取
    り込み手段を備えており、 該データ取り込み手段は、 上記クロック信号の立ち上がりのタイミングで取り込ん
    だ表示用データ信号と、上記クロック信号の立ち下がり
    のタイミングで取り込んだ表示用データ信号とを、独立
    して上記サンプリングメモリ手段に出力することを特徴
    とする駆動装置。
  2. 【請求項２】上記データ取り込み手段により表示用デー
    タ信号を取り込むモードと、 ２系統に分割して入力される上記表示用データ信号と同
    じ周波数のクロック信号の、立ち上がりまたは立ち下が
    りのいずれかのタイミングに同期して、上記表示用デー
    タ信号を取り込むモードとのうち、 いずれか一方のモードに切換可能な切換手段を備えてい
    ることを特徴とする請求項１に記載の駆動装置。
  3. 【請求項３】上記データラッチ手段は、 上記表示用データ信号の１／２の周波数であるクロック
    信号の、立ち上がりまたは立ち下がりのうちいずれかの
    一方のタイミングに同期して、上記表示用データ信号を
    取り込む第１のラッチ回路と、 上記クロック信号における立ち上がりまたは立ち下がり
    のタイミングのうち、上記第１のラッチ回路が上記表示
    用データ信号を取り込むタイミングと他方側のタイミン
    グに同期して、上記表示用データ信号を取り込んで上記
    サンプリングメモリ手段に出力する第２のラッチ回路
    と、 上記第１のラッチ回路により取り込まれた表示用データ
    信号を、上記第２のラッチ回路と同じタイミングにて取
    り込んで上記サンプリングメモリ手段に出力する第３の
    ラッチ回路とを備えていることを特徴とする請求項１ま
    たは２に記載の駆動装置。
  4. 【請求項４】請求項１ないし３のいずれか１項に記載の
    駆動装置を備えていることを特徴とする表示モジュー
    ル。
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