JP2001255841A - 表示装置及びその駆動回路と信号伝送方法 - Google Patents

Abstract

(57)【要約】 【課題】 信号処理回路に入力される画像信号の伝送線
数より少ない伝送線のデータ信号を用いて表示装置内の
信号伝送をし、表示装置の配線数を減らし、信頼性が高
い低価格の表示装置を実現すること。 【解決手段】 制御回路２２に入力制御信号と複数の画
像伝送線の信号からなる画像信号とが入力される。信号
処理回路２３は複数の画像伝送線から選択される２本以
上の画像伝送線の信号を、時分割して１本のデータ伝送
線の信号とし、データクロックに同期したからなるデー
タ信号に変換する。これにより前記画像信号を前記画像
伝送線数より少ないデータ伝送線の信号としてデータク
ッロクと共に表示装置内の信号線駆動回路１５に伝送す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、テレビジョンな
どの映像機器やコンピュータなどの情報機器のディスプ
レイとして有用な、液晶表示装置やプラズマ表示装置や
エレクトロ・ルミネッセンス表示装置等の表示装置及び
その駆動回路と信号伝送方法に関する。

【０００２】

【従来の技術】液晶表示装置やプラズマ表示装置やエレ
クトロ・ルミネッセンス表示装置等のマトリックス型表
示装置はＣＲＴ表示装置に置き換え可能なデバイスとし
て注目されている。中でも液晶表示装置の発展は著し
く、カーナビゲーションやノートパソコンには不可欠な
表示装置となり、デスクトップ型パソコンの表示装置と
してＣＲＴ表示装置に置き換わりつつある。今後は大画
面のテレビジョンなどの映像機器分野にも進出するもの
として期待されている。プラズマ表示装置やエレクトロ
・ルミネッセンス表示装置等も事業化が進みつつある。

【０００３】このような背景から、表示装置の一例とし
て液晶表示装置を取り上げる。図２５に、この従来の液
晶表示装置の構成図を示す。本図において、液晶パネル
１４には信号線１０と走査線１１とがマトリックス状に
配設され、その交点を画素１２とし、対向電極１３が設
けられている。液晶パネル１４がＴＦＴ型液晶パネルの
場合、画素１２にＴＦＴ（薄膜トランジスタ）が配置さ
れる。

【０００４】信号線駆動回路１０１はライン毎に信号線
１０を駆動するもので、走査線駆動回路１６は線順次に
走査線１１を駆動するものである。電源回路１７は、信
号線駆動回路１０１と走査線駆動回路１６とに駆動電源
電圧を供給し、対向電極１３に動作基準電圧を出力する
ものである。尚、動作基準電圧は液晶パネル１４の動作
点を定めるもので、走査線駆動回路１６と信号線駆動回
路１０１は単に駆動回路と呼ばれることが多い。

【０００５】図２５に示すように、入力画像信号１９は
２４本の入力画像伝送線の信号からなり、入力クロック
２０と入力制御信号２１と共に制御回路１０２に入力さ
れる。入力画像信号１９はカラー信号で、Ｒ，Ｇ，Ｂ
（以降Ｒ，Ｇ，Ｂは夫々赤、緑、青を表す）毎に夫々８
本の入力画像伝送線の信号から構成される。このような
画像信号は６ビットもしくは８ビットが一般的であり、
８ビットの場合８ビット画像信号と呼ばれる。

【０００６】制御回路１０２は入力画像信号１９と入力
クロック２０をバッファで受け、波形を整形してデータ
信号１０３とデータクロック１０４として出力し、入力
クロック２０と入力制御信号２１より信号線駆動回路１
０１と走査線駆動回路１６とを制御する制御信号１０
５，１０６を出力するものである。よって、入力画像伝
送線と表示装置内のデータ伝送線とは同数で、入力クロ
ック２０とデータクロック１０４とは同じものである。
制御回路１０２には、論理回路、バッファ、ラッチ、Ｐ
ＬＬ（Phase Locked Loop ）等の回路からなるＡＳＩＣ
（Application Special IC）等の数万ゲートの集積度を
持つＬＳＩが用いられる。

【０００７】図２６に従来例の液晶表示装置のタイミン
グチャートの一例を示す。Ｇ（Ｒ０）〜Ｇ（Ｒ７）は赤
の画像信号で、入力クロック２０をＣｋｇで表してい
る。Ｔ１はクロックの周期である。Ｇ（Ｒ０）〜Ｇ（Ｒ
７）の信号の数字は液晶パネル１４の信号線１０に対応
（端にある信号線１０からの番号）するものである。

【０００８】制御信号１０６により、走査線駆動回路１
６は走査線１１を順次駆動し、走査に同期して信号線駆
動回路１０１は、データ信号に基づく駆動電圧を信号線
１０に出力して画像を表示する。このような駆動を線順
次駆動という。液晶パネル１４はＴＦＴ型であるが、Ｓ
ＴＮ型やポリシリコンＴＦＴ型も同様の駆動に基づき、
マトリックス型表示装置の大多数が線順次駆動である。

【０００９】駆動回路は複数個以上の集積回路素子（駆
動ＩＣあるいは駆動ドライバとも呼ばれる）から構成さ
れる。それは、信号線１０と走査線１１の数が多いから
である。図２７に信号線駆動回路１０１の構成図を示
す。本図においてＲ，Ｇ，Ｂ各８ビットのデータ信号が
データ制御回路９１に入力され、データ信号に基づいて
駆動電圧出力ブロック９２から駆動電圧が出力される。
各駆動電圧出力ブロック９２は信号線１０に１対１に対
応付けられる。データ制御回路９１は各信号線に対応す
るデータをデータ信号１０３からデータクロック１０４
と制御信号１０５によってラッチするもので、シフトレ
ジスタやラッチ等から構成される。データ制御回路９１
は駆動ＩＣを複数個直列接続する場合に用いるためのシ
フトデータ９３を出力する。このような駆動ＩＣは少な
くとも数万個のトランジスタで構成される。

【００１０】駆動電圧出力ブロック９２は図２８にその
構成を示すように、データラッチ回路９５とＤ／Ａ（Di
gital Analog）コンバータ９６と出力回路９７からな
る。Ｄ／Ａコンバータは８ビットのデータ信号を画素１
２に適した駆動電圧に変換するものである。Ｄ／Ａコン
バータを内蔵した信号線駆動回路によれば、ビット数を
増やすことで比較的容易に高画質の画像を表示できるた
めに、制御回路と信号線駆動回路とを結ぶ多数のデータ
伝送線が必要となるにも関わらず、高品位の表示装置に
用いられる。一方、解像度の低い低品位の表示装置には
アナログ画像信号が用いられ、データ伝送線数は少な
い。

【００１１】解像度が高い高品位の表示装置の入力画像
信号は入力クロックが高速であるために、表示装置の構
成要素（駆動ＩＣ、その他の半導体、電気部品等）に入
力クロックの周波数で安定動作をする性能が求められコ
ストがアップする。その為に、データ伝送線を画像伝送
線の倍にして、データクロックのスピードを入力クロッ
クの半分にする方法が用いられることも多い。図２９に
第２の従来例の表示装置のタイミングチャートの一例を
示す。Ｇ（Ｒ０）は赤の入力画像信号である。Ｇ（Ｒ
０）の数字は図２３と同じく対応する信号線１０のアド
レスである。Ｇ（Ｒ０）をＣｋｅとＣｋｏの信号の立ち
上がりでラッチしたのがＧ（Ｒ０）ａ’とＧ（Ｒ０）
ｂ’である。Ｇ（Ｒ０）ａ’とＧ（Ｒ０）ｂ’を遅延し
立ち上がりを同じにしたものがＧ（Ｒ０）ａとＧ（Ｒ
０）ｂで、これに対応するクロックがＣｋｇｎである。
図から、Ｇ（Ｒ０）ａとＧ（Ｒ０）ｂとＣｋｇｎは分周
され、入力信号のスピードの半分になる。

【００１２】図３０に入力画像信号とクロックを分周し
た第２の従来例による表示装置の構成図を示す。制御回
路１０２ａは、制御回路１０２に図２９に示す画像信号
分周回路を加えたもので、データ信号１０３ａとデータ
クロック１０４ａの速度は図２５の表示装置の１／２で
ある。信号線駆動回路１０１ａのデータ入力端子数は１
０１の２倍になるが、基本的な構成は図２４、２５と同
様である。

【００１３】尚、入力画像信号の伝送距離が長い場合に
は波形歪等で画像情報が正確に伝送できないことが生ず
るために、画像情報信号をＬＶＤＳ（Low Voltage Diff
erential Signals）等に変換して（これをインタフェー
ス信号と略す）、表示装置に入力される場合もある。こ
のような場合には、制御回路にインタフェース信号を復
調するレシーバが備えられ、表示装置内部で画像信号に
復調される。従って、図２５，３０に示すＲ，Ｇ，Ｂ各
８本の伝送線の信号が入力されない。

【００１４】表示装置に入力される入力画像信号と入力
クロックと入力制御信号を入力画像情報信号とする。又
表示装置のインターフェース回路（図２５，３０では制
御回路１０２，１０２ａ）から出力され、表示装置内部
で使用される画像情報信号を、画像信号とクロックと制
御信号と呼び、区別することにする。信号線駆動回路に
入力される画像信号とクロックを、夫々データ信号とデ
ータクロックとする。よって、図２５では画像信号とデ
ータ信号は同じものであり、図３０では画像信号を２分
の１に分周したものがデータ信号である。

【００１５】図２５〜図３０により説明したように、従
来の液晶表示装置は画像信号のビット数と同じか２倍以
上のデータ伝送線により信号線駆動回路に画像情報を伝
送して画像表示をする構成である。この構成は、従来の
液晶表示装置のみならずプラズマ表示装置等のマトリッ
クス型表示装置には共通した構成でもある。

【００１６】

【発明が解決しようとする課題】図２５，３０に示す従
来の表示装置では、画像信号の伝送線数と同数もしくは
２倍のデータ伝送線数が必要である。画像信号のビット
数が増えれば増えるほど（８ビットであれば２４本必
要）、画像表示は高品位になる。しかし伝送線数が増
え、表示装置内部の配線が複雑になり、駆動回路を搭載
する基板が大きく複雑になること、データ伝送線の接続
点が増えること、ＥＭＩが増えること等により、表示装
置の信頼性の低下やコストアップを招くことになる。マ
トリックス型表示装置は表示パネルの周辺に駆動回路を
配置する構成であるから、信号処理回路と駆動回路の配
線数が少ないことが望ましいことはいうまでもない。伝
送線数が多いことは、駆動ＩＣを表示パネル上にＣＯＧ
（Chip On Grass ）実装する場合は更に顕著な問題とな
る。

【００１７】又、解像度がＳＸＧＡ、ＵＸＧＡであれば
そのクロックは夫々約１１０ＭＨｚ、２３０ＭＨｚにも
なり、この様な高速なデータの伝送線は少ない方が望ま
しい。

【００１８】前記したＬＶＤＳ等のインターフェース信
号で表示装置内部のデータ伝送を行えば、当然ながら信
号線駆動ＩＣに画像信号に復調するレシーバを備えなけ
ればならないが、データ伝送線数が少なく済む。しか
し、高速のデータ信号を処理するために、消費電力の増
大を招き、信号線駆動ＩＣには高速信号を処理できる設
計ルールが要求され、チップサイズが大きくなる。又複
数個の信号線駆動ＩＣが必要である等のコストアップの
要因が多く、駆動ＩＣにＬＶＤＳ等のインタフェース回
路を組み込むのは実用的ではない。

【００１９】本発明は、このような従来の問題点を解決
するものであって、表示装置の画質を低下させることな
く、簡易な手段でデータ伝送線数を画像伝送線数より少
なくして、表示装置内部の配線数を減らし、低コストで
コンパクトな信頼性が高い表示装置及びその駆動回路と
信号伝送方法を提供することを目的とする。

【００２０】

【課題を解決するための手段】このような課題を解決す
るために、本願の請求項１の発明は、マトリックス状に
交差して配設された複数の信号線と複数の走査線との交
点を画素とする表示パネルと、前記表示パネルの信号線
を駆動する信号線駆動回路と、前記表示パネルの走査線
を駆動する走査線駆動回路と、データ信号を出力する信
号処理回路と、を備えた表示装置であって、前記信号処
理回路は、入力制御信号，入力クロック信号，複数の画
像伝送線の信号からなる画像信号が入力され、前記複数
の画像伝送線のうち夫々複数の画像伝送線の信号を時分
割して１本のデータ伝送線の信号とし、データクロック
に同期して出力することにより前記画像信号を前記画像
伝送線数より少ないデータ伝送線の信号からなるデータ
信号に変換し、前記データクロックと共に表示装置内の
回路に伝送することを特徴とするものであり、表示装置
内の配線数を減らして、コンパクトな低価格で高信頼性
の表示装置を実現できるという作用を有する。

【００２１】本願の請求項２の発明は、請求項１の表示
装置において、前記信号線駆動回路は、少なくとも前記
データ伝送線数と同数のデータ入力端子と、少なくとも
前記データクロック数と同数のデータクロック入力端子
と、データクロックを用いてデータ信号をラッチするこ
とにより画像信号に変換するデータ信号変換回路とを備
えたことを特徴とするものであり、データ信号をデータ
クロックにより画像信号に変換できるという作用を有す
る。

【００２２】本願の請求項３の発明は、請求項１の表示
装置において、前記信号処理回路は、前記入力クロック
信号に基づきデータクロックと選択されない画像信号を
マスクするマスク信号とを発生するパルス発生回路と、
前記マスク信号により前記選択された画像伝送線の信号
を時分割する選択加算回路と、を具備することを特徴と
するものであり、信号処理回路により、画像信号を時分
割してデータ信号に変換できるという作用を有する。

【００２３】本願の請求項４の発明は、請求項１の表示
装置において、前記表示装置は、入力される画像情報信
号を一旦書き込み、前記画像情報信号の半分以下の速度
で読み出して画像信号とし、前記信号処理回路に入力す
る画像記憶装置を更に具備することを特徴とするもの
で、伝送速度を画像情報信号の半分以下とした画像信号
が得ることができるという作用を有する。

【００２４】本願の請求項５の発明は、請求項４の表示
装置において、前記画像記憶装置は、記憶回路と、前記
記憶回路を選択して前記画像情報信号を書き込む書き込
み選択回路と、前記記憶回路を選択して前記画像情報信
号を読み出し画像信号とする読み出し選択回路とを備え
たことを特徴とするものであり、画像記憶装置の読み出
し速度を書き込み速度の半分以下にすることができると
いう作用を有する。

【００２５】本願の請求項６の発明は、請求項４又は５
の表示装置において、前記画像記憶装置と前記信号処理
回路とを一つの集積回路に納めたことを特徴とするもの
であり、表示装置のコストダウンとコンパクト化が図れ
るという作用を有する。

【００２６】本願の請求項７記載の発明は、請求項１の
表示装置において、前記信号処理回路は、選択される２
本以上の画像伝送線を画像伝送線１及び２とすると、前
記データ信号を、前記データクロックの立ち上がりで前
記第１の画像伝送線の信号レベルであり、立ち下がりで
前記第２の画像伝送線の信号レベルである信号、又は前
記データクロックの立ち上がりでは第２の前記画像伝送
線の信号レベルであり、立ち下がりで前記第１の画像伝
送線の信号レベルである信号とし、前記データ伝送線に
出力することを特徴とするもので、データクロックの伝
送線数を少なくできるという作用を有する。

【００２７】本願の請求項８の発明は、請求項７の表示
装置において、前記画像伝送線は２ｋ本（ｋは整数）の
画像伝送線から構成され、前記信号処理回路は、前記２
ｋ本の画像伝送線から夫々選択される画像伝送線１及び
２の２つの信号を前記時分割により１本のデータ伝送線
の信号とすることにより、ｋ本のデータ伝送線の信号か
らなる前記データ信号を生成し、１本のデータクロック
伝送線の信号からなるデータクロックと共に出力するこ
とを特徴とするもので、２ｋ本の画像伝送線の信号をｋ
本のデータ伝送線の信号に変換できるという作用を有す
る。

【００２８】本願の請求項９の発明は、請求項７の表示
装置において、前記画像伝送線は２ｋ本（ｋは整数）の
第１の画像伝送線と１本の第２の画像伝送線から構成さ
れ、前記信号処理回路は、前記第１の画像伝送線から夫
々選択される画像伝送線１及び２の２つの信号を前記時
分割により１本を選択してｋ本の第１のデータ伝送線の
信号とし、前記第２の画像伝送線は１本の第２のデータ
伝送線に対応させ、前記第１及び第２のデータ伝送線の
信号からなる前記データ信号と、１本のデータクロック
伝送線の信号からなる前記データクロックとを前記表示
装置内の回路に伝送することを特徴とするものであり、
２ｋ＋１本の画像伝送線の信号をｋ＋１本のデータ伝送
線の信号に変換できるという作用を有する。

【００２９】本願の請求項１０の発明は、請求項７〜９
のいずれか１項の表示装置において、前記データクロッ
クの立ち上がりと立ち下がりのタイミングは、前記デー
タ信号の概ね中央部とすることを特徴とするものであ
り、データ信号から画像信号の変換を正確にできるとい
う作用を有する。

【００３０】本願の請求項１１の発明は、請求項１の表
示装置において、前記画像伝送線の数をα、前記時分割
の数をＪ、前記画像伝送線のＤ本を１群とすれば、第１
の画像伝送線はｂ＝ＩＮＴ（α／Ｄ）個の選択伝送線群
を構成し、第２の画像伝送線は全画像伝送線αから第１
の画像伝送線Ｄ・ｂを除いたものであり、画像伝送線の
信号を時分割するマスク信号は前記データクロックに対
応付けられるものとすれば、前記信号処理装置は、各選
択データは前記マスク信号と各前記選択伝送線群の各画
像伝送線の信号との論理積であり、各前記選択伝送線群
に対応する各選択データの全ての論理和を第１のデータ
伝送線１本の信号として、ｂ×Ｄ本の第１の画像伝送線
の信号をｂ本の第１のデータ伝送線の信号に変換し、前
記第２の画像伝送線の信号は（α−ｂ×Ｄ）本以下の第
２のデータ伝送線の信号からなる第２のデータ信号に変
換し、前記第１と第２のデータ信号からなるデータ信号
と前記データクロックとを前記表示装置内の回路に伝送
することを特徴とするものであり、α本の画像伝送線の
信号をを時分割数Ｊの時分割によりデータ伝送線の信号
に変換できるという作用を有する。

【００３１】本願の請求項１２の発明は、請求項１１の
表示装置において、前記各マスク信号全ての論理積は０
であり、且つ、前記各マスク信号のパルス幅の和は前記
画像伝送線の信号のパルス幅を越えないことを特徴とす
るものであり、マスク信号の仕様が定められるという作
用を有する。

【００３２】本願の請求項１３記載の発明は、請求項１
１の表示装置において、前記データクロックは、前記時
分割数と同数のデータクロック伝送線の信号からなり、
前記選択伝送線群の各群を構成する画像伝送線の信号と
１対１に対応することを特徴とするものであり、画像信
号に対応したデータクッロクとすることができるという
作用を有する。

【００３３】本願の請求項１４の発明は、請求項１１の
表示装置において、前記第２の画像伝送線の信号は時分
割により１本の第２のデータ伝送線の信号からなる第２
のデータ信号に変換されることを特徴とするものであ
り、第２の画像伝送線の信号を１本のデータ伝送線の信
号に変換できるという作用を有する。

【００３４】本願の請求項１５の発明は、マトリックス
状に交差して配設された複数の信号線と複数の走査線と
の交点を画素とする表示パネルと、前記表示パネルの信
号線を駆動する信号線駆動回路と、前記表示パネルの走
査線を駆動する走査線駆動回路と、データ信号を出力す
る信号処理回路と、を備えた表示装置の駆動回路におい
て、前記信号処理回路は、画像伝送線の信号からなる画
像信号が入力され、前記画像信号をデータ伝送線の信号
からなるデータ信号に変換してデータクロックと共に出
力するものであり、前記走査線駆動回路は、前記データ
クロックによりデータ信号を画像信号に変換するデータ
信号変換回路と、前記画像信号を入力信号として動作す
る画像信号動作モードと前記データ信号を入力信号とし
て動作するデータ信号動作モードとを有し、画像信号動
作モードとデータ信号動作モードのいずれか一つを選択
する動作切換回路と、を有することを特徴とするもの
で、画像信号動作モードとデータ信号動作モードの両方
のモードで動作する駆動回路を実現できるという作用を
有する。

【００３５】本願の請求項１６の発明は、マトリックス
状に交差して配設された複数の信号線と複数の走査線と
の交点を画素とする表示パネルと、前記表示パネルの信
号線を駆動する信号線駆動回路と、前記表示パネルの走
査線を駆動する走査線駆動回路と、データ信号を出力す
る信号処理回路と、を備えた表示装置の駆動回路におい
て、前記信号処理回路は、画像伝送線の信号からなる画
像信号が入力され、前記画像信号をデータ伝送線の信号
からなるデータ信号に変換してデータクロックと共に出
力するものであり、前記走査線駆動回路は、前記画像信
号を入力信号とし、前記データクロックによりデータ信
号を画像信号に変換するデータ信号変換回路を備えるこ
とを特徴とするものであり、データ信号動作モードのみ
の駆動回路を実現できるという作用を有する。

【００３６】本願の請求項１７の発明は、請求項１５又
は１６の表示装置の駆動回路において、前記データ信号
変換回路は、データ入力端子とデータラッチ端子とを備
えたラッチ回路から構成され、前記データ入力端子に前
記データ信号を入力し、前記データラッチ端子に前記デ
ータクロックを入力することを特徴とするものであり、
駆動回路に簡易な構成のデータ信号変換回路を備えるこ
とができるという作用を有する。

【００３７】本願の請求項１８の発明は、請求項１５又
は１６の表示装置の駆動回路において、前記データ信号
変換回路は、前記データクロックの立ち上がりと立ち下
がりの両方のタイミングでデータ信号を画像信号に変換
することを特徴とするものであり、１本のデータ伝送線
の信号を１本のデータクロック伝送線の信号により、２
本の画像伝送線の信号に変換する駆動回路を実現できる
という作用を有する。

【００３８】本願の請求項１９の発明は、請求項１５の
表示装置の駆動回路において、前記動作切換回路は、入
力の一端が夫々入力された画像信号及びデータ変換回路
より出力される画像信号であるアンドゲートと、前記ア
ンドゲートの出力の論理和をとるオアゲートと、前記ア
ンド回路を選択するインバータと、を含んで構成される
ことを特徴とするもので、簡易な構成の動作切換回路を
実現できるという作用を有する。

【００３９】本願の請求項２０の発明は、マトリックス
状に交差して配設された複数の信号線と複数の走査線と
の交点を画素とする表示パネルと、前記表示パネルの信
号線を駆動する信号線駆動回路と、前記表示パネルの走
査線を駆動する走査線駆動回路と、データ信号を出力す
る信号処理回路と、を備えた表示装置の信号伝送方法で
あって、１本のデータ伝送線の信号に時分割される入力
信号の伝送線数を時分割数とするものとし、前記入力伝
送線数をαとし、第１の時分割数をＪとし、第１の入力
伝送線から構成され、Ｊ本の入力伝送線を１組として一
つの選択伝送線群とすれば、前記選択伝送線群はＩＮＴ
（α／Ｊ）個であり、前記選択伝送線群に含まれない入
力伝送線を第２の入力伝送線とすれば、複数の入力伝送
線の信号からなる入力信号が前記信号処理回路に入力さ
れ、前記各選択伝送線群を形成するＪ本の第１の入力伝
送線の信号を、第１の時分割により１本の第１のデータ
伝送線に変換して、ＩＮＴ（α／Ｊ）本の前記第１のデ
ータ伝送線の信号とすると共に、前記第２の入力伝送線
の信号を、前記第２のデータ伝送線の信号とすること
と、及び前記第２の入力伝送線の信号を第２の時分割に
より１本の前記第２のデータ伝送線の信号とすることと
から、いずれか一つを選択し、前記信号処理回路より表
示装置内の回路に第１及び第２のデータ伝送線の信号か
らなるデータ信号とデータクロックとを出力することを
特徴とするものであり、表示装置内の配線数を減らし
て、コンパクトな低価格で高信頼性の表示装置を実現さ
せる信号線の伝送方法が得られるという作用を有する。

【００４０】本願の請求項２１の発明は、請求項２０の
表示装置の信号伝送方法において、前記信号処理回路か
ら出力される前記データクロックは前記第１の時分割に
同期するものであって、前記データ信号が伝送される前
記表示装置内の回路では前記データクロックにより前記
元の入力信号に変換されることを特徴とするものであ
り、データクロックにより容易にデータ信号を入力信号
に変換できるという作用を有する。

【００４１】本願の請求項２２の発明は、請求項２０の
表示装置の信号伝送方法において、前記データクロック
は前記第１の時分割に同期するものであって、前記駆動
回路は前記データ信号をデータクロックにより入力信号
に対応した駆動電圧に変換して出力することを特徴とす
るものであり、データクロックにより容易に入力信号に
対応した駆動電圧を出力する駆動回路が得られるという
作用を有する。

【００４２】本願の請求項２３の発明は、請求項２０の
表示装置の信号伝送方法において、前記データクロック
は、その立ち上がりと立ち下がりのタイミングが前記第
１の時分割に対応させ、前記データクロックの伝送線数
を、前記第１の時分割数Ｊが偶数であれば、（Ｊ／２）
とすることと、前記第１の時分割数Ｊが奇数であれば、
ＩＮＴ（Ｊ／２）＋１とすることと、とからいずれか一
つを選択することを特徴とするものであり、データクロ
ック伝送線の数を少なくできるという作用を有する。

【００４３】本願の請求項２４の発明は、請求項２０の
表示装置の信号伝送方法において、前記表示装置は、前
記入力信号を記憶装置に記憶し、前記入力信号の半分以
下の速度で前記記憶装置から読み出して前記信号処理回
路に入力することを特徴とするものであり、画像記憶装
置により入力信号の速度の半分以下で入力信号を読み出
すことができるという作用を有する。

【００４４】本願の請求項２５の発明は、マトリックス
状に交差して配設された複数の信号線と複数の走査線と
の交点を画素とする表示パネルと、前記表示パネルの走
査線を線順次駆動する走査線駆動回路と、入力制御信
号，入力クロック信号，複数の画像伝送線の信号からな
る画像信号とが入力され、入力クロック信号よりデータ
クロック信号を生成すると共に、画像伝送線の信号を画
像信号として出力する制御回路と、前記複数の画像信号
のうち所定の複数の画像伝送線の信号を時分割して１本
のデータ伝送線の信号とし、データクロックに同期して
出力することにより前記画像信号を前記画像伝送線数よ
り少ないデータ伝送線の信号からなるデータ信号に変換
し、データ信号を出力する信号処理回路と、前記制御回
路から入力されるデータクロックに基づいて前記信号処
理回路から出力されるデータ信号をラッチすることによ
り画像信号に変換するデータ信号変換回路、及びデータ
信号変換回路の出力を各信号線駆動信号に変換し、前記
表示パネルの信号線を駆動するデータ制御回路を有する
信号線駆動回路と、を具備することを特徴とするもので
あり、表示装置内の信号処理装置から信号線駆動回路へ
の配線数を減らして、コンパクトな低価格で高信頼性の
表示装置を実現できるという作用を有する。

【００４５】

【発明の実施の形態】本発明の各実施の形態における表
示装置及びその駆動方法と信号伝送方法について図面を
参照しつつ説明する。尚、表示装置として液晶表示装置
を例とし、表示装置内のデータ信号が伝送される回路は
信号線駆動回路を一例とし、信号処理回路のデータ信号
が信号線駆動回路に伝送される場合を例に説明する。従
来の液晶表示装置の構成と同一部分には同一の符号を付
して説明を省略する。

【００４６】（実施の形態１）本発明の実施の形態１に
おける表示装置を図１の構成図を用いて説明する。液晶
パネル１４は図２５と同様に、信号線１０、走査線１
１、画素１２、対向電極１３を含んで構成される。表示
装置は液晶パネル１４に加えて、信号線駆動回路１５、
走査線駆動回路１６、電源回路１７、制御回路２２、信
号処理回路２３を含んで構成される。図２５と同じく、
走査線駆動回路１６は制御信号により走査線１１を順次
に走査し、走査に同期して信号線駆動回路１５は信号線
１０に並列に信号線駆動電圧を出力する。

【００４７】制御回路２２には、入力画像伝送線（図１
では３×８本）の信号からなる入力画像信号１９と入力
クロック２０と入力制御信号２１とが入力される。制御
回路２２は制御回路１０２と同様の機能を有し、入力ク
ロック２０と入力画像信号１９を波形整形して、信号処
理回路２３に出力し、入力制御信号２１と入力クロック
２０から制御信号２８を出力する。前記したように、制
御回路２２の入力画像情報信号はインタフェース信号で
も良いが、説明を簡易にするために図２５の従来例と同
じにしている。

【００４８】信号処理回路２３には複数個の画像伝送線
（図１では８×３本）の信号からなる制御回路２２から
の画像信号とクロックが入力される。図２はこの信号処
理回路２３の構成図で、パルス発生回路２９と３つの選
択加算器３０から構成される。パルス発生回路２９は、
クロックと制御信号から、マスク信号Ｍ１、Ｍ２とデー
タクロック２６（Ｃｋ１）、２７（Ｃｋ２）を発生す
る。マスク信号Ｍ１とＭ２は選択しない画像信号をマス
クするための信号であって、選択加算器３０に入力さ
れ、データクロック２６及び２７は信号線駆動回路１５
に入力される。

【００４９】選択加算器３０は画像信号をマスク信号Ｍ
１とＭ２によりデータ信号に変換するものである。図３
は選択加算器３０の構成図を示すものである。選択加算
器３０は４つの選択加算回路３１から構成される。図４
に示すように選択加算回路３１は、２に示すようにのア
ンド回路とその出力の論理和をとるオア回路からなる。
夫々の選択加算回路３１には図４に示すように入力端子
Ａ１，Ａ２，Ｍ１及びＭ２が備えられている。Ａ１とＡ
２には画像信号が入力され、マスク信号Ｍ１はＭ１端子
に、マスク信号Ｍ２はＭ２端子に入力される。Ｏは出力
端子である。出力端子Ｏの真理値はＡ１×Ｍ１＋Ａ２×
Ｍ２である。

【００５０】ここで、各選択加算回路３１はマスク信号
と表記したパルスによって、複数の伝送線１（図１では
２本の画像伝送線）の信号１を、１本の伝送線２の信号
２に変換する。これは、信号１のパルス幅を前記のパル
スによって時間的に分割し、分割された時間に、信号１
のレベル（図１に示すＨｉ、Ｌｏレベル）を割り当て
て、１本の伝送線に信号１を重畳させることでもある
が、これ以降、時分割による変換、或いは、単に時分割
と表記し、１本の伝送線２に変換される伝送線１の数を
時分割数と表すものとする（図１の時分割数は２であ
る）。

【００５１】Ｇｏ（Ｒ０）〜Ｇｏ（Ｒ７）は制御回路２
２から入力される赤の画像信号である。緑と青の信号も
当然入力されるが、赤と同様であるから、図３では赤の
８ビット信号だけを示した。信号処理回路２３には８ビ
ットのカラー信号であれば選択加算回路３１が１２個備
えられ、６ビットのカラー信号であれば、９個備えられ
る。

【００５２】選択加算回路３１は画像信号Ｇｏ（Ｒ０）
とＧｏ（Ｒ１）とから、データ信号Ｄ（Ｒ：０，１）
を、Ｇｏ（Ｒ２）とＧｏ（Ｒ３）とから、データ信号Ｄ
（Ｒ：２，３）を、Ｇｏ（Ｒ４）とＧｏ（Ｒ５）とか
ら、データ信号Ｄ（Ｒ：４，５）を、Ｇｏ（Ｒ６）とＧ
ｏ（Ｒ７）とから、データ信号Ｄ（Ｒ：６，７）を、マ
スク信号Ｍ１とＭ２により時分割して出力する。緑，青
も同様である。図３は一例であって、時分割する画像信
号の組み合わせは、Ｇｏ（Ｒ０）とＧｏ（Ｒ２）、Ｇｏ
（Ｒ０）とＧｏ（Ｂ１）等異なる２本の画像伝送線の信
号を任意に選択すればよい。

【００５３】図５は図１の表示装置のタイミングチャー
トを示す。図５は赤８ビットの画像信号とマスク信号Ｍ
１、Ｍ２とデータクロックＣｋ１、Ｃｋ２と選択加算回
路３１の出力を示すものである。図５の画像信号とマス
ク信号を選択加算回路３１に入力すればデータ信号Ｄ
（Ｒ：０，１）〜Ｄ（Ｒ：６，７）を得ることができ
る。２つの画像伝送線の信号レベルの代表的な組み合わ
せ（ＨｉとＬｏレベル）によるデータ信号Ｄ（Ｒ：０，
１）〜Ｄ（Ｒ：６，７）を示している。このようにデー
タ信号は、選択された異なる２本の画像伝送線の信号を
マスク信号で時分割したものである。言うまでもない
が、同じ画像伝送線を２度選択しないこととする。

【００５４】Ｔ１は画像信号のパルス幅、Ｔ２はマスク
信号のパルス幅で、Ｔ１＝２×Ｔ２である。Ｃｋ１とＣ
ｋ２の周期は画像信号のクロックと同じＴ１であるが、
マスク信号に比較してＣｋ１とＣｋ２の立ち上がりと立
ち下がりに、図５に示すように遅延時間ｄ１とｄ２を設
定している。Ｃｋ１とＣｋ２は時分割した画像信号と対
応付けられる。

【００５５】このようにして、画像信号はデータ信号に
変換される。２４本の画像伝送線数は１２本のデータ伝
送線の信号となってデータクロックＣｋ１とＣｋ２と共
に信号線駆動回路１５に伝送される（図１参照）。

【００５６】図６は信号線駆動回路１５の構成図であ
る。信号線駆動回路１５は図２７の信号線駆動回路１０
１に３つのデータ信号変換回路３２を加えたもので、ド
ライバ内部制御回路９０、データ制御回路９１、駆動電
圧ブロック９２は同様であり、説明は省略する。データ
信号変換回路３２はデータクロックによりデータ信号を
画像信号に変換するものである。図７はデータ信号変換
回路３２の構成図で、８個のラッチ回路３３から構成さ
れる。ラッチ回路３３において、Ｄはデータ信号入力端
子、Ｃはクロック入力端子、Ｏは出力端子を表す。図８
はラッチ回路３３のタイミングの一例を示すものであ
り、Ｄはデータ信号、Ｃはクロック、Ｏは出力を示す。
図８では、クロックの立ち上がりのタイミングでデータ
信号をラッチして出力するものとしている。このように
ラッチ回路３３のクロックとしてＣｋ１とＣｋ２を用
い、データとしてデータ信号を用いれば、データ信号を
画像信号に変換できる。

【００５７】このようにデータクロックによりデータ伝
送線の信号を画像信号に対応付けておけば、簡単な回路
で容易に画像信号に変換できる。ラッチのタイミングは
クロックの立ち上がりだけでなく立ち下がりでも良く
（エッジトリガともいう）、又、クロックがＨｉ又はＬ
ｏレベルとなったときにラッチしても良い（レベルトリ
ガともいう）。トリガレベルは画像信号を正確に変換で
きるタイミングが望ましいのは言うまでもない。

【００５８】上述したように、選択加算器３０は選択加
算回路３１から、データ信号変換回路３２はラッチ回路
３３から構成される。上記の説明では分かり易くするた
めに、Ｒ，Ｇ，Ｂのブロックに分けた画像信号に対応し
て選択加算回路やデータ信号変換回路を示したが、電気
回路としては意味があるものではない。基本構成単位は
図４と図７のラッチ回路３３である。

【００５９】本実施の形態では、信号処理回路２３と信
号線駆動回路１５とにデータ信号変換回路を新たに加え
なければならない。信号処理回路２３はパルス発生回路
２９と選択加算器３０から構成される。選択加算回路３
１は３個の論理回路が基本構成要素で、８ビットの画像
信号では３６個の論理回路が必要である。従来例におい
て制御回路１０２は、ＡＳＩＣ（Application Special
ICでゲートアレイ等を含む）が使用されていた。ＡＳＩ
ＣにはＰＬＬ等が内蔵され、図５のＭ１、Ｍ２、Ｃｋ
１、Ｃｋ２のパルスを入力クロックから容易に発生でき
る。

【００６０】ＡＳＩＣの回路規模は数万ゲートで、新た
に選択加算回路３１とパルス発生回路２９を加えても、
従来例で使用するＬＳＩの回路規模との差異は小さく、
制御回路１０２に使用されるＬＳＩに、制御回路２２と
信号処理回路２３を組み込むことができる。又データ信
号の出力端子数が半減するため、ＬＳＩの端子数が減
り、パッケージを小さくして従来例よりコストダウンで
きる可能性もある。

【００６１】信号線駆動回路１５に加えられるデータ信
号変換回路を構成する３６個のゲートと２４個のラッチ
は、数万個のトランジスタから構成される信号線駆動Ｉ
Ｃの回路規模と比較すれば極めて小さく、信号線駆動Ｉ
Ｃのチップサイズに大きな変化は与えず、コストに影響
を与えない。従って本願実施の形態によって新たに加え
られる回路によって、コストは従来例より大きな変化が
ない。更に、図５と図２９に示すように、時分割数が２
であればデータクロックの周波数は画像信号のクロック
と同じである。

【００６２】一方その効果は非常に大きい。伝送線の配
線ピッチは０．５〜０．７ｍｍ程度であるが、図２５に
示す２４本では全伝送線の配線幅は１２〜１６．８ｍｍ
になる。本実施の形態によれば、伝送線数は半減するか
ら、配線幅も６〜８．４ｍｍで済む。この効果を示すた
めに、図９に駆動ＩＣと液晶パネルの実装構成図の一例
を示す。ＩＣ１とＩＣ２は夫々信号線駆動ＩＣと走査線
駆動ＩＣで, ＴＡＢ（Tape Automated Bonding）１とＴ
ＡＢ２を介してプリント基板Ｐ１とプリント基板Ｐ２に
実装される。Ｆ１，Ｆ２，Ｆ３は接続ケーブルである。

【００６３】図９に示されるように、データ伝送線の配
線幅が半減するから、プリント基板Ｐ１の幅を縮小で
き、接続ケーブルＦ１の線数が減り、ＴＡＢ１の入力端
子数が減り、従って実装ピッチを広げることができる。
これらは、表示装置のコストダウン及び信頼性の向上に
直結し、表示装置の外形をコンパクトにできる。ＴＡＢ
を用いず、液晶パネル１４の表示領域外にＣＯＧ（Chip
On Grass ）実装する場合は、その効果は一層顕著であ
る。

【００６４】上記以外に、制御回路と信号処理回路に用
いられるＬＳＩのデータ出力端子が少なくでき実装が容
易になる上に、パッケージの外形も小さくできること、
同様に、信号線駆動回路のデータ信号入力端子数が半減
すること等の効果があり、コストダウンに寄与する。

【００６５】画像伝送線は２本に限らず複数本選択し
て、マスク信号により時分割し、１本のデータ伝送線の
信号に変換して信号線駆動回路に伝送し、信号線駆動回
路でデータ信号をデータクロックにより画像信号に変換
することによって、表示装置の低コスト化や高信頼性等
に寄与することができる。

【００６６】これ以降、表示装置に画像を表示する信号
については、信号処理回路２３の入力信号を単に画像信
号とし（図１では制御回路２２の出力でもある）、信号
処理回路２３の出力信号をデータ信号と表記するものと
し、信号処理回路２３より前段の（制御回路２２の入力
信号等）入力信号を画像情報信号と表記する。制御回路
に前記したＬＶＤＳ等のインターフェース回路が組み込
まれて、制御回路にはインターフェースの規格を満たす
画像情報信号が入力される場合もあるからである。

【００６７】（実施の形態２）本発明の実施の形態２に
おける表示装置について説明する。図１０は本実施の形
態２における表示装置の構成図で、図１に示す液晶表示
装置と同一部分は同一の符号を用いて説明を省略する。

【００６８】本実施の形態は、図３０に示す従来例の第
２の表示装置に本願発明を適用したものである。制御回
路２２ａは制御回路２２に画像信号を１／２（図２９に
示す）に分周する回路を組み込んだものである。信号処
理回路２３ａには４８本の画像伝送線の信号が入力され
るから、信号処理回路２３より選択加算回路３１が倍組
み込まれるが、信号処理回路２３ａの動作は信号処理回
路２３と同様で、マスク信号Ｍ１とＭ２により画像信号
を時分割する。Ｒ，Ｇ，Ｂ夫々２×８本の画像伝送線の
信号は、Ｒ，Ｇ，Ｂ夫々２×４本のデータ伝送線の信号
に変換され伝送線数が半減する。当然、データクロック
２６ａ，２７ａのスピードは実施の形態１の１／２であ
り、制御信号２８ａは２８と異なる場合がある。

【００６９】信号線駆動回路１５ａは信号線駆動回路１
５にデータ入力端子数を増設したもので、図１１にその
構成図を示す。基本的な構成は信号線駆動回路１５と同
様であるが、入力端子数が増えた分、データ信号変換回
路が倍になるなど複雑になる。尚、点線で囲んだ部分が
図３０の信号線駆動回路１０１ａに相当する。このよう
な、画像信号の倍のデータ入力端子数を有し、画像信号
の１／２のスピードでデータ処理できる機能を有する信
号線駆動回路１０１ａ及び１５ａを２ポート信号線駆動
回路と呼ぶこととする。

【００７０】図１０に示す構成においても、実施の形態
１と同様の効果が得られ、更にデータ信号のスピードが
画像信号の半分にできることや、信号線駆動回路のデー
タ入力端子を削減する度合いが大きいことという効果が
ある。入力クロックが高速である場合に効果的である。

【００７１】（実施の形態３）本発明の実施の形態３に
おける表示装置について説明する。図１２は本実施の形
態３における表示装置の構成図で、図１に示す液晶表示
装置と同一部分は同一の符号を用いて説明を省略する。
図１２の表示装置は図１に画像記憶装置２４を加えたも
のである。

【００７２】画像記憶装置２４は、制御回路２２の出力
である画像情報信号が書き込まれ（記憶）、画像情報信
号のクロックの概ね半分の速度（１／２分周）で読み出
され、これを画像信号として出力するものである。図１
２に示すように、１／２に分周されるために画像信号の
伝送線は入力画像伝送線の倍になる。この画像信号は信
号処理回路２３ｂに入力され、図１と同じく、２本の画
像伝送線を選択して、マスク信号により時分割し、１本
のデータ伝送線の信号に変換して信号線駆動回路１５ｂ
に伝送し、信号線駆動回路１５ｂにおいて、データ信号
２５をデータクロック２６ｂと２７ｂにより画像信号に
変換する。

【００７３】図１３に画像記憶装置２４の構成図を示
す。画像記憶装置２４には第１、第２，第３及び第４の
記憶回路３８ａ〜３８ｄが備えられている。３５は入力
信号（制御回路２２の出力である）で、Ｒ，Ｇ，Ｂ各８
本の伝送線の信号からなり、書き込み選択回路３４に入
力される。アドレス制御信号３６は画像情報信号の中の
制御信号とクロックからなり、アドレス信号発生回路３
９により第１，第２のアドレス信号４０，４１とＷ／Ｒ
（Ｗ：書き込み、Ｒ：読み出し）信号４２が出力され
る。Ｗ／Ｒ信号４２は、記憶回路３８を書き込み状態あ
るいは読み出し状態に制御するものである。第１のアド
レス信号４０は奇数のアドレス信号、第２のアドレス信
号４１は偶数のアドレス信号である。３７は記憶回路３
８の出力信号、４３は読み出し選択回路であり、図１４
にその基本構成を示す。４４は画像記憶装置２４の出力
信号（画像信号）である。

【００７４】図１５は画像記憶装置２４のＷ／Ｒ（書き
込み／読み出し）を示す説明図である。画像情報信号は
図１５（Ａ）に示すように水平走査期間ＴＨで区切られ
た一本の信号線１０に画像を表示する信号からなるか
ら、ｎ番目の水平走査期間の信号で奇数番目の信号線１
０に対応する信号を（ｎ）ｏ、偶数番目の信号線１０に
対応する信号を（ｎ）ｅと表記すれば、図１５（Ｂ）の
様に、ｎ番目の水平走査期間では、第１及び第２の記憶
回路に夫々（ｎ）ｏと（ｎ）ｅの信号が書き込まれ、ｎ
−１番目に書き込まれた信号（ｎ−１）ｏと（ｎ−１）
ｅとが読み出される。奇数と偶数に対応する信号の選択
はアドレス信号４０と４１によって行われる。

【００７５】Ｗ／Ｒ信号４２とアドレス信号４０と４１
により、第１及び第３の記憶回路３８ａ，３８ｃには各
走査期間の奇数番目の信号線に対応する信号が、第２と
第４の記憶回路３８ｂ，３８ｄには偶数番目の信号線に
対応する信号が書き込まれ、第１及び第２の記憶回路３
８ａ，３８ｂと第３及び第４の記憶回路３８ｃ，３８ｄ
は水平走査期間毎に交互に書き込みと読み出しが行われ
る。ＴＨ期間に奇数と偶数の信号が同時に読み出される
から、記憶回路の出力信号３７は画像情報信号を半分に
分周したものとなり、入力信号の２倍の伝送線が必要と
なる。

【００７６】当然であるが、書き込み選択回路３４は書
き込み期間にゲートを開き入力信号３５を記憶回路に入
力し、読み出し期間中はゲートを閉じハイインピーダン
スにする。読み出し選択回路４３は、第１及び第２の記
憶回路３８ａ，３８ｂと第３及び第４の記憶回路３８
ｃ，３８ｄの出力のいずれかを選択して出力するもので
あり、図１４に示すような簡単なロジック回路で構成さ
れる。Ｒ，Ｇ，Ｂ各ビットに対応する第１と第２の記憶
回路の出力を３７ａ，３７ｂとし、第３と第４の記憶回
路の出力を３７ｃ、３７ｄと表している。ｏ１は出力端
子である。

【００７７】このようにして画像情報信号を１／２に分
周し、２倍の伝送線で信号処理回路２３ｂに入力し、図
１で説明したように時分割すれば、画像情報信号の伝送
線と同数のデータ伝送線でデータ信号を信号線駆動回路
１５ｂに伝送できる。信号処理回路２３と２３ｂ及び信
号線駆動回路１５と１５ｂの相違はデータ信号数が異な
る点だけである。

【００７８】実施の形態３に示すように、画像記憶装置
を備えれば、実施の形態２と同様にデータクロックの速
度を実施の形態１の１／２にして駆動回路にデータを伝
送できる。実施の形態２とは信号線駆動回路に分周機能
を持たせない点が異なるだけで、信号線駆動回路１５ａ
は１５ｂより構成が複雑である。画像記憶装置による分
周は確実であり、画像情報信号が高速で大画面表示の表
示装置に適するものである。尚、制御回路２２と画像記
憶装置２４と信号処理回路２３ａを一つのＬＳＩに組み
込めば構成が簡単にできる。

【００７９】（実施の形態４）本発明の実施の形態４に
おける表示装置について図１６〜２０を用いて説明す
る。図１６は実施の形態４の表示装置のタイミングチャ
ートの一例を示すものである。図１６の符号は図５で説
明したものと同じで、データクロックＣｋ３を加え、画
像信号Ｇo(R2) とＧo(R3) をマスク信号Ｍ１とＭ２によ
り時分割して、データ信号Ｄ(R:2,3) とするものであ
る。図１、１０、１２では、マスク信号Ｍ１とＭ２に対
応する二つのデータクロック信号Ｃｋ１とＣｋ２を用い
ている。本実施の形態では第３のデータクロックＣｋ３
を用いている。図１６のＤ(R:2,3) のとは、夫々Ｇ
o(R2) とＧo(R3) のデータを表す。

【００８０】Ｃｋ３は画像信号との遅延時間がｄ３で、
パルス幅Ｔ３の信号である。Ｃｋ３はその立ち上がりと
立ち下がりをデータ信号の概ね中央部に一致させ、ｄ３
≒Ｔ２／２で、Ｔ２≒Ｔ３＝Ｔ４とする。このようにす
れば、画像信号Ｇo(R2) とＧo(R3) のデータとは、
データ信号Ｄ(R:2,3) に示すように夫々Ｃｋ３の立ち上
がりと立ち下がりに位置する。従って信号線駆動回路１
５，１５ａ、或いは１５ｂに図１７に示すようにインバ
ータ４５を挿入し、Ｃｋ３を反転したクロックを発生す
れば、図８で示したようにラッチ回路３３はデータクロ
ックの立ち上がりでラッチするから、一つのデータクロ
ックＣｋ３で済み、信号線駆動回路のデータクロック入
力端子数を一つにできる。データ信号Ｄ(R:2,3) の画像
信号Ｇo(R2) とＧo(R3) のデータとを、Ｃｋ３の立
ち下がりと立ち上がりに対応付けることもできる。この
ようにデータクロックＣｋ３を用いれば、画像信号を２
本の画像伝送線を選択して１本のデータ伝送線の信号に
変換する場合、一つのデータクロックで済む。

【００８１】図１８は、画像信号の伝送線が２ｋ或いは
２ｋ＋１本である場合のデータ信号の変換を示す図であ
る。ここでｋは整数とする。２ｋ本の画像伝送線の場合
では、任意に２本の画像伝送線を選択して画像伝送線１
と２とする。但し、一度選択した画像伝送線は２度と選
択しないものとする。この画像伝送線１，２の信号を図
１６に示したマスク信号Ｍ１とＭ２により、時分割して
１本のデータ伝送線に変換する。これを、全画像伝送線
について行えば、画像信号はｋ本のデータ伝送線の信号
（データ信号）に変換される。

【００８２】画像伝送線が２ｋ＋１本の場合には、１本
の画像伝送線が選択されずに残る。画像信号は、Ｃｋ
１、Ｃｋ２、Ｃｋ３のいずれとも対応付けられるため
に、選択されない画像伝送線の信号をそのままデータ伝
送線の信号とすれば、ｋ＋１本のデータ伝送線の信号に
変換される。データクロックはＣｋ３だけでなく、Ｃｋ
１とＣｋ２の組み合わせを用いることができる。

【００８３】ここで、マスク信号とデータクロックのタ
イミングについて説明しておく。図１９に画像信号に対
するマスク信号とデータクロックの関係の一例を示す。
ｔｍｄ１とｔｍｄ２はマスク信号Ｍ１，Ｍ２の遅延時間
であり、ｔｍ１とｔｍ２は夫々パルス幅である。遅延時
間は小さいことが望ましいことは言うまでもないが、ｔ
ｍｄ１＞０、ｔｍｄ２−ｔｍｄ１＞０で、ｔｍ１とｔｍ
２はＴ２に近い値であることが望ましい。ｔｃｄ１〜ｔ
ｃｄ３は夫々データクロックＣｋ１，Ｃｋ２，Ｃｋ３の
遅延時間で、ｔｍ１〜ｔｍ３は夫々のパルス幅である。
データクロックの遅延時間は、信号処理回路のラッチが
クロックのエッジ（立ち上がり又は立ち下がりのタイミ
ング）で行われるか、Ｈｉ又はＬｏの電圧レベルで行わ
れるかによって最適値が若干異なるが、データ信号の中
央部が立ち上がりあるいは立ち下がりと一致させるた
め、以下のように設定することが望ましい。 ｔｃｄ１≒Ｔ２／２ ｔｃｄ３≒Ｔ２／２ ｔｃ１≒Ｔ２ ｔｃｄ２≒３・Ｔ２／２ ｔｃｄ３≒Ｔ２

【００８４】勿論、上記した遅延時間は２本の画像伝送
線を時分割する場合であって、３本以上であれば、デー
タ信号の概ね中央部にデータクロックの立ち上がりある
いは立ち下がりが対応するように設定する。

【００８５】このように、選択された画像伝送線を画像
伝送線１と画像伝送線２とに分類して、画像伝送線１の
信号レベルにデータクロックの立ち上がり（又は立ち下
がり）、画像伝送線２の信号レベルにデータクロックの
立ち下がり（又は立ち上がり）に対応させているため、
画像伝送線の総数が偶数（２ｋ）でも奇数（２ｋ＋１）
でも適用できる。又２本の画像伝送線の信号から１本の
データ信号伝送線の信号に変換する場合だけでなく、画
像信号を２本以上の画像伝送線を選択して１本のデータ
伝送線の信号に変換する場合に於いても有効である。画
像伝送線１と２は複数本の画像伝送線であっても良い。

【００８６】（実施の形態５）本発明の実施の形態５に
ついて図２０と２１を用いて以下に説明する。図２０は
実施の形態５での画像信号からデータ信号の変換を説明
する図である。画像伝送線の総数がα本として、その中
からＤ本ずつ画像伝送線を選択し、同じ画像伝送線を２
度選択しないものとすれば、ｂ個の画像伝送線群が得ら
れる。ここで、ｂ＝ＩＮＴ（α／Ｄ）である。ｂ個の画
像伝送線群に含まれる画像伝送線を第１の画像伝送線と
し、含まれない画像伝送線を第２の画像伝送線とする。
よって、第１の画像伝送線数はｂ×Ｄ、第２の画像伝送
線数はα−ｂ×Ｄである。

【００８７】各選択伝送線群のＤ本の第１の画像伝送線
は、図２１に示すようにＤ個のマスク信号Ｍ１〜ＭＤに
対応付けられる。画像信号のパルス幅Ｔ１内にＭ１〜Ｍ
Ｄがあり、Ｍ１×Ｍ２×…ＭＤ（論理積）＝０であるこ
とが望ましい。マスク信号Ｍ１〜ＭＤにより画像信号を
時分割し、ｂ本のデータ伝送線の信号に変換する。ここ
で、Ｍ個のマスク信号による時分割を時分割数Ｍと表記
する。

【００８８】第２の画像伝送線の信号はそのままα−ｂ
×Ｄ本のデータ伝送線の信号としても良く、マスク信号
により時分割して１本のデータ伝送線の信号としても良
い。どちらを選択するかは、第２の画像伝送線数によ
る。

【００８９】前記したように、データクロックは、マス
ク信号Ｍ１〜ＭＤに対応したＤ個の信号としても良く、
或いは、立ち上がりと立ち下がりをデータ信号に対応付
け、Ｄが偶数の場合Ｄ／２個、Ｄが奇数の場合はＤ／２
＋１個の信号としても良い。尚、図１，１０，１２の実
施の形態はＤ＝２の場合に相当する。

【００９０】当然、マスク信号数とデータクロック数に
対応した信号処理回路と信号線駆動回路が必要で、図３
と４の選択加算回路の入力端子をＡ１〜ＡＤ、Ｍ１〜Ｍ
Ｄに増設し、信号線駆動回路１５、１５ａ、１５ｂのデ
ータ信号変換回路をデータクロック数に対応した構成に
変更しなければならない。このような変更は、信号処理
回路と信号線駆動回路の規模を大きく変えるものではな
いが、重要な点は、時分割数を増やせば、データクロッ
クの速度が上がることである。画像信号のクロックの速
度を基準とすれば、時分割数が２であれば、データクロ
ックは同速度で、３であれば５０％アップし、時分割数
とデータクロックの速度はＤ／２の関係がある。

【００９１】このように、時分割数を増やせば、データ
クロックの速度はアップし、信号処理回路、信号線駆動
回路等がデータクロックの速度で動作するように、動作
速度を早くしなければならないから、各回路の動作速度
を十分に考慮して時分割数を定めねばならないが、デー
タ伝送線を少なくできる長所がある。

【００９２】（実施の形態６）本発明の実施の形態６に
おける表示装置の駆動回路を図２２の構成図を用いて説
明する。図２２に示す信号線駆動回路は、図６の信号線
駆動回路１５に動作切換回路４６を加えたもので、図６
と同一部分は同一の符号を用いて説明を省略する。

【００９３】図２２の信号線駆動回路は、データ信号
（ｄ１〜ｄ４）を入力するデータ入力端子と画像信号
（Ｇ１〜Ｇ８）を入力する画像信号入力端子とを備え、
データ信号変換回路３２ａの出力と画像信号とを動作切
換回路４６によりいずれか一つを選択してデータ制御回
路９１に出力するものである。ここでいう画像信号は、
表示情報信号を従来技術によって信号処理した制御回路
からの出力（図２５の１０２の出力）である。

【００９４】動作切換回路４６は図２３にブロック図を
示すように、アンドゲートとオアゲートとインバータに
よって構成される。図２３では、Ｄ１〜Ｄ８はＲ，Ｇ，
Ｂいずれかのデータ信号変換回路の出力であり、Ｇ１〜
Ｇ８はＲ，Ｇ，Ｂいずれかの前記の画像信号を表す。動
作切換回路４６はＲ，Ｇ，Ｂの各ブロック（図２３のブ
ロック）から構成される。データ変換回路の出力Ｄ１，
画像信号Ｇ１が一対のアンド回路に入力され、これらの
出力の論理和で出力１を選択する。以下同様に接続され
る。

【００９５】ＩＮＴは動作切換信号４７で、動作切換回
路４６の動作切換制御端子に入力される。この信号がＨ
ｉレベルであればＲ，Ｇ，Ｂの各Ｄ１〜Ｄ８が出力さ
れ、ＬｏレベルであればＲ，Ｇ，Ｂの各Ｇ１〜Ｇ８がデ
ータ制御回路９１に出力される。データ信号変換回路３
２ａには動作切換信号ＩＮＴが入力される制御端子Ｃが
加えられ、動作切換信号ＩＮＴがＬｏであれば、データ
信号変換回路３２ａの出力はハイインピーダンス（Ｈｉ
Ｚと略す）状態となり、動作切換信号ＩＮＴがＨｉであ
れば通常の動作をする。

【００９６】動作切換回路４６を加えることにより、信
号線駆動回路は画像信号を入力信号として動作する画像
信号動作モードとデータ信号を入力信号として動作する
データ信号動作モードとを有し、動作切換信号によりい
ずれかのモードを選択して動作することができる。信号
線駆動回路に二つの動作モードを設けても、動作切換回
路が加えられることによって、信号線駆動回路の回路規
模に余り影響を与えずコストアップが小さい。従ってこ
の信号線駆動回路は、従来例の表示装置にも用いて部品
の共用化が図れることになる。

【００９７】データ信号変換回路３２ａは制御端子Ｃを
加えた以外は、図６〜８で説明したデータ信号変換回路
３２の構成と同じで、ラッチ回路３３から構成され、ラ
ッチ回路３３はデータ信号をデータクロックによりラッ
チすることにより画像信号に変換する。

【００９８】図１７で説明したように、信号線駆動回路
は、データクロック入力端子２６と２７にインバータ４
５を挿入して、データクロックの立ち上がりと立ち下が
りの両方のタイミングでデータ信号をラッチして、画像
信号に変換する構成としても良い。当然ではあるが、デ
ータ信号動作モードのみとし、図２２の信号線駆動回路
から動作切換回路を削除しても良い。

【００９９】（実施の形態７）本発明の実施の形態７に
おける表示装置の信号伝送方法について説明する。この
表示装置の信号伝送方法は、前記したマトリックス型表
示装置に適用され、表示装置内に設けられる回路間にお
ける信号の伝送に関するもので、例えば前記信号処理回
路と信号線又は走査線駆動回路間、例えば、第１と第２
の信号処理回路間等の伝送方法である。

【０１００】信号処理回路には複数の入力伝送線の信号
からなる入力信号が入力され、表示装置内の回路にデー
タ信号とデータクロックを出力する。データ信号は第１
及び第２のデータ伝送線の信号からなる。

【０１０１】図２４は表示装置の信号伝送方法を示すフ
ローチャートである。図２４のフローチャートに従って
説明をする。Ｓｔｅｐ１で入力伝送線数αと入力信号の
クロック周波数ｆｃを求める。次に、Ｓｔｅｐ２で第１
の時分割数Ｊを定める。Ｓｔｅｐ３で第１の時分割数Ｊ
と入力信号のクロック周波数ｆｃより、データクロック
の周波数ｆｄを求める。前記したように、ｆｄ＝（Ｊ×
ｆｃ）／２の関係がある。Ｊ＝２では、ｆｄ＝ｆｃであ
るが、Ｊ＞２の場合は、ｆｄ＞ｆｃとなり、データ信号
とデータクロックとを入力する回路の動作周波数範囲に
ｆｄがあるかどうか判定（判定１）する。動作周波数範
囲内（ｙｅｓ）であれば、Ｓｔｅｐ５Ａに進む。動作周
波数範囲外（ｎｏ）であれば、Ｓｔｅｐ２に戻ること
と、Ｓｔｅｐ５Ｂに進むこと、とからいずれか一つに分
岐する。Ｓｔｅｐ２に戻る場合は、第１の時分割数Ｊの
値を小さくする。勿論、Ｊは２以上であるから、Ｊ＝２
の場合に、動作周波数範囲外であれば回路を見直さねば
ならない。

【０１０２】Ｓｔｅｐ５Ｂ１は入力クロックを分周する
ために表示装置に記憶装置を備えるものである。これ
は、入力信号を画像信号とした図１２〜１５に示したか
ら説明を省略する。Ｓｔｅｐ５Ｂ２で分周比を定める。
分周比は入力クロックに対するもので、一般的に２であ
るが、分周比を大きくすれば記憶装置の規模が大きくな
る。次いでＳｔｅｐ６で伝送比β＝ＩＮＴ（α／Ｊ）を
求める。

【０１０３】Ｓｔｅｐ７で選択伝送線群を定める。図２
０にＪ＝２の場合を示したが、Ｊ本の入力伝送送線を１
組とした選択伝送線群をβ個作る。これはどの入力伝送
線を１本のデータ伝送線にするかを決めることである。
β個の選択伝送線群に含まれる入力伝送線を第１の入力
伝送線とする。それ以外の入力伝送線を第２の入力伝送
線とする。第１の入力伝送線数はＪ×βで、第２の入力
伝送線数はα−Ｊ×βである。

【０１０４】Ｓｔｅｐ８において、α−Ｊ×β＝０を満
たすか判定（判定２）する。満たすならば（ｙｅｓ）、
Ｓｔｅｐ１０Ａに進む。Ｓｔｅｐ１０Ａおいて、データ
伝送線数はβ本と定められる。満たさない（ｎ０）とき
Ｓｔｅｐ９に進んで、第２の入力伝送線に対して第２の
時分割をするかどうかを判定（判定３）する。第２の時
分割をする（ｙｅｓ）のであれば、α−Ｊ×β本の画像
伝送線数の信号は１本のデータ伝送線の信号に時分割さ
れるから、全部でβ＋１本のデータ伝送線数となる（Ｓ
ｔｅｐ１０Ｃ）。第２の時分割をしなければ（ｎｏ）、
全部でβ＋α−Ｊ×β本のデータ伝送線数となる（Ｓｔ
ｅｐ１０Ｂ）。Ｓｔｅｐ１０Ａ、１０Ｂ、１０Ｃでデー
タ伝送線数が定められる。

【０１０５】Ｓｔｅｐ１１でデータクロックの両エッジ
を用いるかどうかを判定する（判定４）。両エッジと
は、図１６、１７、１９ですでに説明したように、デー
タクロックの立ち上がりと立ち下がりを入力信号のデー
タと対応させることを意味する。データクロックの立ち
上がりと立ち下がりのいずれか一つを用いるのであれば
（ｎｏ）、Ｓｔｅｐ１２Ａに進み、データクロックの伝
送線数は第１の時分割数Ｊ（マスク信号の数でもある）
とする。両エッジを用いるのであれば（ｙｅｓ）、Ｓｔ
ｅｐ１２Ｂに進む。この場合には、Ｊが偶数であれば、
データクロック伝送線数はＪ／２であり、Ｊが奇数であ
れば、ＩＮＴ（Ｊ／２）＋１である。

【０１０６】Ｓｔｅｐ１２で、データ信号とデータクロ
ックは全て定まり、Ｓｔｅｐ１３でデータ信号が入力さ
れる回路にデータ信号変換回路を備えることとして完了
する。

【０１０７】信号処理回路に入力される信号は画像信号
である場合が多いが、単に入力信号と表記した。データ
信号が入力される表示装置内部の回路は、駆動回路、中
でも信号線駆動回路である場合が大半であるが、複数の
画像情報信号が入力される場合等では、信号処理回路が
複数個備えられ、信号処理回路間のデータ伝送をするこ
とがあるから、信号処理回路を含むものとする。

【０１０８】実施の形態１〜７を説明するに当たって、
信号処理回路の入力信号を画像信号として表記した。前
記したように、画像信号は信号処理回路の入力信号を指
し、表示装置の画像表示信号だけを指すものではない。
本発明の信号処理回路は、独立した個別部品としても良
いが、ＡＳＩＣ等のＬＳＩに制御回路などの表示装置に
用いられる回路と共に組み込む方が、低コストになる。

【０１０９】

【発明の効果】以上から明らかなように、本願の請求項
１〜１４，２５の表示装置によれば、信号処理回路にお
いて、入力信号を時分割して、入力信号の伝送線数より
少ないデータ伝送線の信号からなるデータ信号を発生さ
せて、表示装置内部の回路へのデータ伝送にこのデータ
信号を用いる。従って表示装置内部の配線数が減り、表
示装置のコンパクト化と、配線基板やコネクタやＬＳＩ
等の部材のコストダウンを実現できると共に、表示装置
の信頼性を高めることができる。特に、ＣＯＧ実装の表
示装置やビット数が多い入力信号の表示装置に対して極
めて有効である。

【０１１０】特に請求項５及び６の発明によれば、記憶
回路を用いているため、データクロックの速度を低くし
てデータ信号と共に伝送することにより、画像信号とす
ることができる。

【０１１１】又請求項１５〜１９の駆動回路によれば、
このような表示装置に用いられる駆動回路を実現するこ
とができる。特に請求項１５の発明によれば、画像信号
動作モードとデータ信号動作モードの両方のモードで動
作する駆動回路が実現できる。

【０１１２】更に請求項２０〜２４の信号伝送方法によ
れば、表示装置内のデータ伝送において、入力信号のデ
ータ伝送線数より少ない伝送線の信号を用いてクロック
の速度を高めることなくデータ伝送が可能となる。

【図面の簡単な説明】

【図１】実施の形態１における表示装置の構成図

【図２】実施の形態１の信号処理回路の構成図

【図３】図２の信号処理回路に備えられる選択加算器の
構成図

【図４】図３の選択加算器を構成する選択加算回路

【図５】実施の形態１の表示装置のタイミングチャート
を示す図

【図６】実施の形態１の信号線駆動回路の構成図

【図７】図６の信号線駆動回路に備えられるデータ信号
変換回路の構成図

【図８】図７のデータ信号変換回路のタイミングの一例
を示す図

【図９】液晶パネルと駆動ＩＣとの実装状態を示す図

【図１０】実施の形態２における表示装置の構成図

【図１１】図１０の信号線駆動回路の構成図

【図１２】実施の形態３における表示装置の構成図

【図１３】図１２の画像記憶装置の構成図

【図１４】図１３の画像記憶装置に備えられる読み出し
選択回路の構成図

【図１５】画像記憶装置の書き込み・読み出し方法を示
す図

【図１６】実施の形態４の表示装置のタイミングチャー
トの一例を示す図

【図１７】実施の形態４に用いられる信号線駆動回路の
構成図

【図１８】画像信号の伝送線が２ｋ或いは２ｋ＋１本で
ある場合のデータ信号の変換を説明する図

【図１９】画像信号に対するマスク信号とデータクロッ
クの関係の一例を示す図

【図２０】画像信号からデータ信号の変換を説明する図

【図２１】図２０における選択伝送線群とマスク信号と
の関係を示す図

【図２２】実施の形態６における表示装置の信号線駆動
回路の構成図

【図２３】図２２の信号線駆動回路に備えられる動作切
換回路

【図２４】実施の形態７における表示装置の信号伝送方
法を示すフローチャートを示す図

【図２５】従来例の表示装置の構成図

【図２６】従来例の表示装置のタイミングチャートの一
例を示す図

【図２７】図２５の信号線駆動回路の構成図

【図２８】図２４の駆動電圧出力ブロックの構成図

【図２９】従来例の第２の表示装置の構成図

【図３０】従来例の第２の表示装置のタイミングチャー
トの一例を示す図

【符号の説明】

１０ 信号線 １１ 走査線 １２ 画素 １３ 対向電極 １４ マトリックス型パネル １５，１５ａ，１５ｂ，１０１，１０１ａ 信号線駆動
回路 １６ 走査線駆動回路 １７ 電源回路 １８ 電源入力電圧 １９ 入力画像信号 ２０ 入力クロック ２１ 入力制御信号 ２２，１０２ 制御回路 ２３，２３ａ，２３ｂ 信号処理回路 ２４ 画像記憶装置 ２５，１０３ データ信号 ２６ データクロック１ ２７ データクロック２ ２８，１０５ 制御信号 ２９ パルス発生回路 ３０ 選択加算器 ３１ 選択加算回路 ３２ データ信号変換回路 ３３ ラッチ回路 ３４ 書き込み選択回路 ３５ 入力信号 ３６ アドレス制御信号 ３７ 記憶回路出力信号 ３８ 記憶回路 ３９ アドレス信号発生回路 ４０ 第１のアドレス信号 ４１ 第２のアドレス信号 ４２ Ｒ／Ｗ信号 ４３ 読み出し選択回路 ４４ 出力信号 ４５ インバータ ４６ 動作切換回路 ４７ 動作切換信号 ９０，９４ ドライバ内部制御回路 ９１ データ制御回路 ９２ 駆動電圧出力ブロック ９３ シフトデータ １０４ データクロック Ｃｋｇ 画像信号のクロック Ｃｋ１，Ｃｋ２，Ｃｋ３ データクロック Ｄ（Ｒ：０，１）〜Ｄ（Ｒ：６，７） 赤のデータ信号 Ｇ（Ｒ０）〜Ｇ（Ｒ７） 赤の入力画像信号 Ｇｏ（Ｒ０）〜Ｇｏ（Ｒ７） 赤の出力画像信号 Ｆ１、Ｆ２、Ｆ３ 接続ケーブル ｆｃ 画像信号のクロック周波数 ｆｄ データクロックの周波数 ＩＣ１ 信号線駆動ＩＣ ＩＣ２ 走査線駆動ＩＣ Ｊ 時分割数 Ｍ１、Ｍ２、ＭＤ マスク信号 Ｐ１、Ｐ２ プリント基板 Ｔ１ 画像信号のパルス幅（クロックの周期） Ｔ２ データ信号のパルス幅 ＴＨ 水平走査期間 ｄ１，ｄ２，ｄ３，ｔｃｄ１，ｔｃｄ２，ｔｃｄ３ デ
ータクロックの遅延時間 ｔｍｄ１，ｔｍｄ２， マスク信号の遅延時間 ｔｍ１，ｔｍ２ マスク信号のパルス幅 ｔｃ１，ｔｃ２，ｔｃ３ データクロックのパルス幅 Ｗ 書き込み（ｗｒｉｔｅ） Ｒ 読み出し（ｒｅａｄ） α 画像伝送線数 β 伝送比

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/36 3/36 Ｈ０４Ｎ 5/66 Ａ Ｈ０４Ｎ 5/66 Ｇ０９Ｇ 3/28 Ｈ Ｆターム(参考） 2H093 NA06 NC13 NC21 NC29 NC49 ND48 ND49 ND54 ND60 5C006 AA16 AA22 AC21 AF22 AF85 BB12 BC16 FA42 5C058 AA06 AA11 AA12 AB06 BB13 5C080 AA05 AA06 AA10 BB05 CC03 DD23 EE29 FF11 GG10 JJ02 JJ04 JJ06 JJ07 5C094 AA31 AA44 BA03 BA27 BA31 BA43 CA19 CA24 EA03 EA04 EA07 GA10 HA05 HA08

Claims (25)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に交差して配設された複
   数の信号線と複数の走査線との交点を画素とする表示パ
   ネルと、 前記表示パネルの信号線を駆動する信号線駆動回路と、 前記表示パネルの走査線を駆動する走査線駆動回路と、 データ信号を出力する信号処理回路と、を備えた表示装
   置であって、 前記信号処理回路は、入力制御信号，入力クロック信
   号，複数の画像伝送線の信号からなる画像信号が入力さ
   れ、前記複数の画像伝送線のうち夫々複数の画像伝送線
   の信号を時分割して１本のデータ伝送線の信号とし、デ
   ータクロックに同期して出力することにより前記画像信
   号を前記画像伝送線数より少ないデータ伝送線の信号か
   らなるデータ信号に変換し、前記データクロックと共に
   表示装置内の回路に伝送するものであることを特徴とす
   る表示装置。
2. 【請求項２】 前記信号線駆動回路は、 少なくとも前記データ伝送線数と同数のデータ入力端子
   と、 少なくとも前記データクロック数と同数のデータクロッ
   ク入力端子と、 データクロックを用いてデータ信号をラッチすることに
   より画像信号に変換するデータ信号変換回路とを備えた
   ことを特徴とする請求項１記載の表示装置。
3. 【請求項３】 前記信号処理回路は、 前記入力クロック信号に基づきデータクロックと選択さ
   れない画像信号をマスクするマスク信号とを発生するパ
   ルス発生回路と、 前記マスク信号により前記選択された画像伝送線の信号
   を時分割する選択加算回路と、を具備することを特徴と
   する請求項１記載の表示装置。
4. 【請求項４】 前記表示装置は、 入力される画像情報信号を一旦書き込み、前記画像情報
   信号の半分以下の速度で読み出して画像信号とし、前記
   信号処理回路に入力する画像記憶装置を更に具備するこ
   とを特徴とする請求項１記載の表示装置。
5. 【請求項５】 前記画像記憶装置は、 記憶回路と、 前記記憶回路を選択して前記画像情報信号を書き込む書
   き込み選択回路と、 前記記憶回路を選択して前記画像情報信号を読み出し画
   像信号とする読み出し選択回路とを備えたことを特徴と
   する請求項４記載の表示装置。
6. 【請求項６】 前記画像記憶装置と前記信号処理回路と
   を一つの集積回路に納めたことを特徴とする請求項４又
   は５記載の表示装置。
7. 【請求項７】 前記信号処理回路は、選択される２本以
   上の画像伝送線を画像伝送線１及び２とすると、 前記データ信号を、 前記データクロックの立ち上がりで前記第１の画像伝送
   線の信号レベルであり 、立ち下がりで前記第２の画像伝送線の信号レベルであ
   る信号、又は 前記データクロックの立ち上がりでは第２の前記画像伝
   送線の信号レベルであり、立ち下がりで前記第１の画像
   伝送線の信号レベルである信号とし、前記データ伝送線
   に出力することを特徴とする請求項１記載の表示装置。
8. 【請求項８】 前記画像伝送線は２ｋ本（ｋは整数）の
   画像伝送線から構成され、 前記信号処理回路は、前記２ｋ本の画像伝送線から夫々
   選択される画像伝送線１及び２の２つの信号を前記時分
   割により１本のデータ伝送線の信号とすることにより、
   ｋ本のデータ伝送線の信号からなる前記データ信号を生
   成し、 １本のデータクロック伝送線の信号からなるデータクロ
   ックと共に出力することを特徴とする請求項７記載の表
   示装置。
9. 【請求項９】 前記画像伝送線は２ｋ本（ｋは整数）の
   第１の画像伝送線と１本の第２の画像伝送線から構成さ
   れ、 前記信号処理回路は、前記第１の画像伝送線から夫々選
   択される画像伝送線１及び２の２つの信号を前記時分割
   により１本を選択してｋ本の第１のデータ伝送線の信号
   とし、前記第２の画像伝送線は１本の第２のデータ伝送
   線に対応させ、 前記第１及び第２のデータ伝送線の信号からなる前記デ
   ータ信号と、１本のデータクロック伝送線の信号からな
   る前記データクロックとを前記表示装置内の回路に伝送
   することを特徴とする請求項７記載の表示装置。
10. 【請求項１０】 前記データクロックの立ち上がりと立
    ち下がりのタイミングは、前記データ信号の概ね中央部
    とすることを特徴とする請求項７〜９のいずれか１項記
    載の表示装置。
11. 【請求項１１】 前記画像伝送線の数をα、前記時分割
    の数をＪ、前記画像伝送線のＤ本を１群とすれば、第１
    の画像伝送線はｂ＝ＩＮＴ（α／Ｄ）個の選択伝送線群
    を構成し、第２の画像伝送線は全画像伝送線αから第１
    の画像伝送線Ｄ・ｂを除いたものであり、画像伝送線の
    信号を時分割するマスク信号は前記データクロックに対
    応付けられるものとすれば、 前記信号処理装置は、 各選択データは前記マスク信号と各前記選択伝送線群の
    各画像伝送線の信号との論理積であり、各前記選択伝送
    線群に対応する各選択データの全ての論理和を第１のデ
    ータ伝送線１本の信号として、ｂ×Ｄ本の第１の画像伝
    送線の信号をｂ本の第１のデータ伝送線の信号に変換
    し、 前記第２の画像伝送線の信号は（α−ｂ×Ｄ）本以下の
    第２のデータ伝送線の信号からなる第２のデータ信号に
    変換し、前記第１と第２のデータ信号からなるデータ信
    号と前記データクロックとを前記表示装置内の回路に伝
    送するものであることを特徴とする請求項１記載の表示
    装置。
12. 【請求項１２】 前記各マスク信号全ての論理積は０で
    あり、且つ、前記各マスク信号のパルス幅の和は前記画
    像伝送線の信号のパルス幅を越えないことを特徴とする
    請求項１１記載の表示装置。
13. 【請求項１３】 前記データクロックは、前記時分割数
    と同数のデータクロック伝送線の信号からなり、前記選
    択伝送線群の各群を構成する画像伝送線の信号と１対１
    に対応することを特徴とする請求項１１記載の表示装
    置。
14. 【請求項１４】 前記第２の画像伝送線の信号は時分割
    により１本の第２のデータ伝送線の信号からなる第２の
    データ信号に変換されることを特徴とする請求項１１記
    載の表示装置。
15. 【請求項１５】 マトリックス状に交差して配設された
    複数の信号線と複数の走査線との交点を画素とする表示
    パネルと、 前記表示パネルの信号線を駆動する信号線駆動回路と、 前記表示パネルの走査線を駆動する走査線駆動回路と、
    データ信号を出力する信号処理回路と、を備えた表示装
    置の駆動回路において 、 前記信号処理回路は、 画像伝送線の信号からなる画像信号が入力され、前記画
    像信号をデータ伝送線の信号からなるデータ信号に変換
    してデータクロックと共に出力するものであり、 前記走査線駆動回路は、 前記データクロックによりデータ信号を画像信号に変換
    するデータ信号変換回路と、前記画像信号を入力信号と
    して動作する画像信号動作モードと前記データ信号を入
    力信号として動作するデータ信号動作モードとを有し、
    画像信号動作モードとデータ信号動作モードのいずれか
    一つを選択する動作切換回路と、を有するものであるこ
    とを特徴とする表示装置の駆動回路。
16. 【請求項１６】 マトリックス状に交差して配設された
    複数の信号線と複数の走査線との交点を画素とする表示
    パネルと、 前記表示パネルの信号線を駆動する信号線駆動回路と、 前記表示パネルの走査線を駆動する走査線駆動回路と、 データ信号を出力する信号処理回路と、を備えた表示装
    置の駆動回路において、 前記信号処理回路は、 画像伝送線の信号からなる画像信号が入力され、前記画
    像信号をデータ伝送線の信号からなるデータ信号に変換
    してデータクロックと共に出力するものであり、 前記走査線駆動回路は、 前記画像信号を入力信号とし、前記データクロックによ
    りデータ信号を画像信号に変換するデータ信号変換回路
    を備えることを特徴とする表示装置の駆動回路。
17. 【請求項１７】 前記データ信号変換回路は、データ入
    力端子とデータラッチ端子とを備えたラッチ回路から構
    成され、前記データ入力端子に前記データ信号を入力
    し、前記データラッチ端子に前記データクロックを入力
    することを特徴とする請求項１５又は１６記載の表示装
    置の駆動回路。
18. 【請求項１８】 前記データ信号変換回路は、前記デー
    タクロックの立ち上がりと立ち下がりの両方のタイミン
    グでデータ信号を画像信号に変換するものであることを
    特徴とする請求項１５又は１６記載の表示装置の駆動回
    路。
19. 【請求項１９】 前記動作切換回路は、入力の一端が夫
    々入力された画像信号及びデータ変換回路より出力され
    る画像信号であるアンドゲートと、 前記アンドゲートの出力の論理和をとるオアゲートと、
    前記アンド回路を選択するインバータと、を含んで構成
    されることを特徴とする請求項１５記載の表示装置の駆
    動回路。
20. 【請求項２０】 マトリックス状に交差して配設された
    複数の信号線と複数の走査線との交点を画素とする表示
    パネルと、 前記表示パネルの信号線を駆動する信号線駆動回路と、 前記表示パネルの走査線を駆動する走査線駆動回路と、 データ信号を出力する信号処理回路と、を備えた表示装
    置の信号伝送方法であって、 １本のデータ伝送線の信号に時分割される入力信号の伝
    送線数を時分割数とするものとし、前記入力伝送線数を
    αとし、第１の時分割数をＪとし、 第１の入力伝送線から構成され、Ｊ本の入力伝送線を１
    組として一つの選択伝送線群とすれば、前記選択伝送線
    群はＩＮＴ（α／Ｊ）個であり、 前記選択伝送線群に含まれない入力伝送線を第２の入力
    伝送線とすれば、 複数の入力伝送線の信号からなる入力信号が前記信号処
    理回路に入力され、 前記各選択伝送線群を形成するＪ本の第１の入力伝送線
    の信号を、第１の時分割により１本の第１のデータ伝送
    線に変換して、ＩＮＴ（α／Ｊ）本の前記第１のデータ
    伝送線の信号とすると共に、 前記第２の入力伝送線の信号を、前記第２のデータ伝送
    線の信号とすることと、及び前記第２の入力伝送線の信
    号を第２の時分割により１本の前記第２のデータ伝送線
    の信号とすることとから、いずれか一つを選択し、 前記信号処理回路より表示装置内の回路に第１及び第２
    のデータ伝送線の信号からなるデータ信号とデータクロ
    ックとを出力することを特徴とする表示装置の信号伝送
    方法。
21. 【請求項２１】 前記信号処理回路から出力される前記
    データクロックは前記第１の時分割に同期するものであ
    って、前記データ信号が伝送される前記表示装置内の回
    路では前記データクロックにより前記元の入力信号に変
    換されることを特徴とする請求項２０記載の表示装置の
    信号伝送方法。
22. 【請求項２２】 前記データクロックは前記第１の時分
    割に同期するものであって、前記駆動回路は前記データ
    信号をデータクロックにより入力信号に対応した駆動電
    圧に変換して出力することを特徴とする請求項２０記載
    の表示装置の信号伝送方法。
23. 【請求項２３】 前記データクロックは、その立ち上が
    りと立ち下がりのタイミングが前記第１の時分割に対応
    させ、 前記データクロックの伝送線数を、 前記第１の時分割数Ｊが偶数であれば、（Ｊ／２）とす
    ることと、 前記第１の時分割数Ｊが奇数であれば、ＩＮＴ（Ｊ／
    ２）＋１とすることと、 とからいずれか一つを選択することを特徴とする請求項
    ２０記載の表示装置の信号伝送方法。
24. 【請求項２４】 前記表示装置は、 前記入力信号を記憶装置に記憶し、前記入力信号の半分
    以下の速度で前記記憶装置から読み出して前記信号処理
    回路に入力することを特徴とする請求項２０記載の表示
    装置の信号伝送方法。
25. 【請求項２５】 マトリックス状に交差して配設された
    複数の信号線と複数の走査線との交点を画素とする表示
    パネルと、 前記表示パネルの走査線を線順次駆動する走査線駆動回
    路と、 入力制御信号，入力クロック信号，複数の画像伝送線の
    信号からなる画像信号とが入力され、入力クロック信号
    よりデータクロック信号を生成すると共に、画像伝送線
    の信号を画像信号として出力する制御回路と、 前記複数の画像信号のうち所定の複数の画像伝送線の信
    号を時分割して１本のデータ伝送線の信号とし、データ
    クロックに同期して出力することにより前記画像信号を
    前記画像伝送線数より少ないデータ伝送線の信号からな
    るデータ信号に変換し、データ信号を出力する信号処理
    回路と、 前記制御回路から入力されるデータクロックに基づいて
    前記信号処理回路から出力されるデータ信号をラッチす
    ることにより画像信号に変換するデータ信号変換回路、
    及びデータ信号変換回路の出力を各信号線駆動信号に変
    換し、前記表示パネルの信号線を駆動するデータ制御回
    路を有する信号線駆動回路と、を具備することを特徴と
    する表示装置。