JPH08278479A - 表示信号インターフェース方式 - Google Patents
表示信号インターフェース方式Info
- Publication number
- JPH08278479A JPH08278479A JP8280695A JP8280695A JPH08278479A JP H08278479 A JPH08278479 A JP H08278479A JP 8280695 A JP8280695 A JP 8280695A JP 8280695 A JP8280695 A JP 8280695A JP H08278479 A JPH08278479 A JP H08278479A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- display
- signal
- clock signal
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】ディスプレイコントローラからの表示信号およ
びクロック信号を低電位かつシリアルに転送することに
よりインターフェース信号線の数を低減するとともに電
波輻射を除去する。 【構成】ディスプレイコントローラから出力される第１
電位のＲ、Ｇ、Ｂデジタル並列信号を第１電位よりも低
い第２電位の直列信号に変換するとともに第１電位の表
示用クロック信号を第２電位のクロック信号に変換する
低電圧並−直変換回路がコンピュータ本体側に設けられ
る。表示装置側には、前記低電圧並−直変換回路から出
力される第２電位の直列Ｒ，Ｇ，Ｂ信号を第１電位の並
列Ｒ，Ｇ，Ｂ信号に変換するとともに、第２電位のクロ
ック信号を第１電位のクロック信号に復元する低電圧直
−並変換回路が設けられる。前記低電圧直−並変換回路
から出力される各表示色信号及びクロック信号がフラッ
トパネルに供給される。
びクロック信号を低電位かつシリアルに転送することに
よりインターフェース信号線の数を低減するとともに電
波輻射を除去する。 【構成】ディスプレイコントローラから出力される第１
電位のＲ、Ｇ、Ｂデジタル並列信号を第１電位よりも低
い第２電位の直列信号に変換するとともに第１電位の表
示用クロック信号を第２電位のクロック信号に変換する
低電圧並−直変換回路がコンピュータ本体側に設けられ
る。表示装置側には、前記低電圧並−直変換回路から出
力される第２電位の直列Ｒ，Ｇ，Ｂ信号を第１電位の並
列Ｒ，Ｇ，Ｂ信号に変換するとともに、第２電位のクロ
ック信号を第１電位のクロック信号に復元する低電圧直
−並変換回路が設けられる。前記低電圧直−並変換回路
から出力される各表示色信号及びクロック信号がフラッ
トパネルに供給される。
Description
【０００１】
【産業上の利用分野】この発明はコンピュータ等のディ
スプレイコントローラと表示装置との間の表示信号イン
ターフェース方式に関する。
スプレイコントローラと表示装置との間の表示信号イン
ターフェース方式に関する。
【０００２】
【従来技術】近年、パーソナルコンピュータの発展とと
もに表示装置における表示も種々の解像度で表示される
ようになりつつある。代表的な表示モードとしては例え
ばＶＧＡモード（６４０ドット×４８０ライン）があ
る。また、ＳＶＧＡモード（８００ドット×６００ライ
ン）やさらに高解像度のＸＧＡモード（１０２４ドット
×７６８ライン）も採用されつつある。
もに表示装置における表示も種々の解像度で表示される
ようになりつつある。代表的な表示モードとしては例え
ばＶＧＡモード（６４０ドット×４８０ライン）があ
る。また、ＳＶＧＡモード（８００ドット×６００ライ
ン）やさらに高解像度のＸＧＡモード（１０２４ドット
×７６８ライン）も採用されつつある。
【０００３】しかしながら、解像度が高まるにつれ、デ
ィスプレイコントローラからディスプレイパネルに転送
する情報量が増えるため、表示用クロック信号の周波数
が高くなるとともに、ディスプレイコントローラと表示
装置との間のインターフェース信号線の数も増大する。
一方で、ディスプレイコントローラと表示装置とはコネ
クタおよびハーネスを介して接続される。このため、例
えばセットアップタイムやホールドタイム等の観点から
そのような高クロック周波数で表示データを転送するこ
とは電波的に困難である（タイミングやスキューを取る
のが困難である）とともに、比較的大きな電圧（ＴＴＬ
で約５Ｖ）で転送されるため電波輻射による周囲への影
響が大きいという問題がある。
ィスプレイコントローラからディスプレイパネルに転送
する情報量が増えるため、表示用クロック信号の周波数
が高くなるとともに、ディスプレイコントローラと表示
装置との間のインターフェース信号線の数も増大する。
一方で、ディスプレイコントローラと表示装置とはコネ
クタおよびハーネスを介して接続される。このため、例
えばセットアップタイムやホールドタイム等の観点から
そのような高クロック周波数で表示データを転送するこ
とは電波的に困難である（タイミングやスキューを取る
のが困難である）とともに、比較的大きな電圧（ＴＴＬ
で約５Ｖ）で転送されるため電波輻射による周囲への影
響が大きいという問題がある。
【０００４】なお、特開平１−１１８１９６号にはディ
スプレイコントローラから出力されたデジタル表示デー
タ（１６ビット階調データ）をＤ／Ａコンバータにより
低電圧のアナログシリアル信号に変換して表示装置に転
送し、表示装置側でＡ／Ｄコンバータによりデジタル表
示信号に変換し、さらにシリアル−パラレル変換回路に
より４画素分まとめてパラレルにフラットパネルに転送
する転送方式が開示されている。また、特開平１−１１
８１９５号には、ディスプレイコントローラから出力さ
れたデジタル表示データをシリアル−パラレル変換回路
によりパラレルに変換し、さらにＤ／Ａコンバータによ
り低電圧アナログ信号としてパラレルに表示装置側に転
送し、表示装置側において、受け取ったパラレル表示デ
ータをＡ／Ｄコンバータによりデジタル表示信号に変換
しフラットパネルに供給する方式が開示されている。
スプレイコントローラから出力されたデジタル表示デー
タ（１６ビット階調データ）をＤ／Ａコンバータにより
低電圧のアナログシリアル信号に変換して表示装置に転
送し、表示装置側でＡ／Ｄコンバータによりデジタル表
示信号に変換し、さらにシリアル−パラレル変換回路に
より４画素分まとめてパラレルにフラットパネルに転送
する転送方式が開示されている。また、特開平１−１１
８１９５号には、ディスプレイコントローラから出力さ
れたデジタル表示データをシリアル−パラレル変換回路
によりパラレルに変換し、さらにＤ／Ａコンバータによ
り低電圧アナログ信号としてパラレルに表示装置側に転
送し、表示装置側において、受け取ったパラレル表示デ
ータをＡ／Ｄコンバータによりデジタル表示信号に変換
しフラットパネルに供給する方式が開示されている。
【０００５】さらに、特開平２−７７０８３号にはディ
スプレイコントローラととフラットディスプレイパネル
との間のクロック転送機構において、ディスプレイコン
トローラから出力される表示用クロック信号を低電位の
クロック信号に変換してフラットパネルディスプレイに
転送し、フラットパネルディスプレイ側において、低電
位クロック信号を昇圧してフラットパネルディスプレイ
供給する表示用クロック信号の転送方式が開示されてい
る。しかしながら、上記公開公報は電波輻射によ周囲へ
の影響を解決する手段は示されているが、高解像度表示
におけるディスプレイコントローラと表示装置との間の
インターフェース信号の信号線数の増大やシフトクロッ
クの高速化の問題を解決する手段の開示は無い。
スプレイコントローラととフラットディスプレイパネル
との間のクロック転送機構において、ディスプレイコン
トローラから出力される表示用クロック信号を低電位の
クロック信号に変換してフラットパネルディスプレイに
転送し、フラットパネルディスプレイ側において、低電
位クロック信号を昇圧してフラットパネルディスプレイ
供給する表示用クロック信号の転送方式が開示されてい
る。しかしながら、上記公開公報は電波輻射によ周囲へ
の影響を解決する手段は示されているが、高解像度表示
におけるディスプレイコントローラと表示装置との間の
インターフェース信号の信号線数の増大やシフトクロッ
クの高速化の問題を解決する手段の開示は無い。
【０００６】
【発明が解決使用とする課題】従来では、ディスプレイ
コントローラと表示装置との間の表示信号の転送におい
て、比較的高い電圧で、かつ高解像度表示に伴い、クロ
ック周波数も高い周波数で転送が行われるため、電波障
害等の問題が生じるため、より一層の電磁障害（ＥＭ
Ｉ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅ
ｒｅｎｃｅ）対策が望まれている。
コントローラと表示装置との間の表示信号の転送におい
て、比較的高い電圧で、かつ高解像度表示に伴い、クロ
ック周波数も高い周波数で転送が行われるため、電波障
害等の問題が生じるため、より一層の電磁障害（ＥＭ
Ｉ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅ
ｒｅｎｃｅ）対策が望まれている。
【０００７】この発明の目的は、ディスプレイコントロ
ーラからの表示信号およびクロック信号を低電位かつシ
リアルに転送することによりインターフェース信号線の
数を低減するとともに電波輻射を除去したインターフェ
ース信号の転送方式を提供することである。
ーラからの表示信号およびクロック信号を低電位かつシ
リアルに転送することによりインターフェース信号線の
数を低減するとともに電波輻射を除去したインターフェ
ース信号の転送方式を提供することである。
【０００８】
【課題を解決するための手段および作用】上記目的を達
成するために、この発明の第１の観点によれば、高解像
度表示可能な表示装置と、この表示装置を駆動するディ
スプレイコントローラとの間の表示信号のインターフェ
ース機構は、前記ディスプレイコントローラから出力さ
れるＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）
の各表示色信号であって、各々が第１の電位を有した複
数ビットのデジタル並列信号である各表示色信号を前記
第１の電位よりも低い第２電位のアナログ直列信号に変
換するとともに、前記ディスプレイコントローラから出
力される第１電位のクロック信号を前記第２電位のクロ
ック信号に変換する低電圧並列−直列変換回路と； 前
記表示装置側に設けられ、前記低電圧並列−直列変換回
路から出力された第２電位のアナログ直列信号である表
示色信号を前記第１電位のデジタル並列信号に変換し、
前記低電圧並列−直列変換回路から出力された第２電位
のクロック信号を昇圧して前記第１電位のクロック信号
に変換する低電圧直列−並列変換回路とを備えている。
成するために、この発明の第１の観点によれば、高解像
度表示可能な表示装置と、この表示装置を駆動するディ
スプレイコントローラとの間の表示信号のインターフェ
ース機構は、前記ディスプレイコントローラから出力さ
れるＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）
の各表示色信号であって、各々が第１の電位を有した複
数ビットのデジタル並列信号である各表示色信号を前記
第１の電位よりも低い第２電位のアナログ直列信号に変
換するとともに、前記ディスプレイコントローラから出
力される第１電位のクロック信号を前記第２電位のクロ
ック信号に変換する低電圧並列−直列変換回路と； 前
記表示装置側に設けられ、前記低電圧並列−直列変換回
路から出力された第２電位のアナログ直列信号である表
示色信号を前記第１電位のデジタル並列信号に変換し、
前記低電圧並列−直列変換回路から出力された第２電位
のクロック信号を昇圧して前記第１電位のクロック信号
に変換する低電圧直列−並列変換回路とを備えている。
【０００９】この発明の第２の観点によれば、高解像度
表示可能な表示装置と、この表示装置を駆動するディス
プレイコントローラとの間の表示信号のインターフェー
ス機構は、前記ディスプレイコントローラから出力され
るＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）の
各表示色信号であって各々が第１の電位を有した複数ビ
ットのデジタル並列信号である各表示色信号を偶数番目
の表示色信号と奇数番目の表示色信号に振り分けて出力
するとともに、前記ディスプレコントローラから出力さ
れる、第１電位かつ第１周波数のクロック信号を第１周
波数よりも低い、第１電位かつ第２周波数の第１および
第２のクロック信号に分周する表示コントロールゲート
アレイと；前記表示コントロールゲートアレイから出力
される偶数番目の各表示色信号を前記第１電位よりも低
い第２電位のアナログ直列信号に変換するとともに前記
表示コントロールゲートアレイから出力される第１電位
かつ第２周波数の第１クロック信号を前記第１電位より
も低い第２電位かつ第２周波数の第１クロック信号に変
換する第１低電圧並列−直列変換回路と；前記コントロ
ールゲートアレイから出力される奇数番目の各表示色信
号を前記第１電位よりも低い第２電位のアナログ直列信
号に変換するとともに、前記表示コントロールゲートア
レイから出力される第１電位かつ第２周波数の第２クロ
ック信号を前記第１電位よりも低い第２電位かつ第２周
波数のクロック信号に変換する第２低電圧並列−直列変
換回路と；前記表示装置側に設けられ、前記第１低電圧
並列−直列変換回路から出力された第２電位のアナログ
直列信号である偶数番目の各表示色信号を前記第１電位
のデジタル並列信号に変換し、前記第１低電圧並列−直
列変換回路から出力される第２電位かつ第２周波数の第
１クロック信号を昇圧して第１電位かつ第２周波数の第
１クロック信号に変換する第１低電圧直列−並列変換回
路と；前記表示装置側に設けられ、前記第２低電圧並列
−直列変換回路から出力された第２電位のアナログ直列
信号である奇数番目の各表示色信号を前記第１電位のデ
ジタル並列信号に変換し、前記第２低電圧並列−直列変
換回路から出力された第２電位かつ第２周波数の第２ク
ロック信号に変換する第２低電圧直列−並列変換回路と
を備えている。
表示可能な表示装置と、この表示装置を駆動するディス
プレイコントローラとの間の表示信号のインターフェー
ス機構は、前記ディスプレイコントローラから出力され
るＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）の
各表示色信号であって各々が第１の電位を有した複数ビ
ットのデジタル並列信号である各表示色信号を偶数番目
の表示色信号と奇数番目の表示色信号に振り分けて出力
するとともに、前記ディスプレコントローラから出力さ
れる、第１電位かつ第１周波数のクロック信号を第１周
波数よりも低い、第１電位かつ第２周波数の第１および
第２のクロック信号に分周する表示コントロールゲート
アレイと；前記表示コントロールゲートアレイから出力
される偶数番目の各表示色信号を前記第１電位よりも低
い第２電位のアナログ直列信号に変換するとともに前記
表示コントロールゲートアレイから出力される第１電位
かつ第２周波数の第１クロック信号を前記第１電位より
も低い第２電位かつ第２周波数の第１クロック信号に変
換する第１低電圧並列−直列変換回路と；前記コントロ
ールゲートアレイから出力される奇数番目の各表示色信
号を前記第１電位よりも低い第２電位のアナログ直列信
号に変換するとともに、前記表示コントロールゲートア
レイから出力される第１電位かつ第２周波数の第２クロ
ック信号を前記第１電位よりも低い第２電位かつ第２周
波数のクロック信号に変換する第２低電圧並列−直列変
換回路と；前記表示装置側に設けられ、前記第１低電圧
並列−直列変換回路から出力された第２電位のアナログ
直列信号である偶数番目の各表示色信号を前記第１電位
のデジタル並列信号に変換し、前記第１低電圧並列−直
列変換回路から出力される第２電位かつ第２周波数の第
１クロック信号を昇圧して第１電位かつ第２周波数の第
１クロック信号に変換する第１低電圧直列−並列変換回
路と；前記表示装置側に設けられ、前記第２低電圧並列
−直列変換回路から出力された第２電位のアナログ直列
信号である奇数番目の各表示色信号を前記第１電位のデ
ジタル並列信号に変換し、前記第２低電圧並列−直列変
換回路から出力された第２電位かつ第２周波数の第２ク
ロック信号に変換する第２低電圧直列−並列変換回路と
を備えている。
【００１０】この発明によれば、コンピュータ本体側の
ディスプレイコントローラの出力段に低電位並列−直列
変換回路が設けられる。低電圧並列−直列変換回路は表
示モードがＳＶＧＡモード例えば、８００ドット×６０
０ラインの場合には、ディスプレイコントローラから出
力されるＴＴＬレベル（ＣＭＯＳレベル）のデジタル
Ｒ，Ｇ，Ｂ並列信号を、低電位のアナログシリアルＲ，
Ｇ，Ｂ信号に変換するとともに、表示用クロック信号も
低電位の表示用クロック信号に変換し、コネクタおよび
ハーネスを介してフラットパネルディスプレイ側に転送
する。フラットパネルディスプレイ側では、コネクタを
介して低電位直列−並列変換回路が接続される。低電位
直列−並列変換回路はポータブルコンピュータ本体側か
ら受け取った低電位かつアナログシリアルのＲ，Ｇ，Ｂ
信号を元の電位でかつ並列のデジタルＲ，Ｇ，Ｂ信号に
復元するとともに、低電位の表示用クロック信号を元の
電位のクロック信号に復元し、フラットパネルの駆動制
御回路に供給する。この結果、ポータブルコンピュータ
本体側とフラットパネル側との間の表示信号が低電位か
つアナログシリアルに転送されるため、表示データが増
加しても表示信号インターフェース信号線数を低減する
ことができる。また、信号レベルを小さくすることによ
り電磁障害を除去することができる。
ディスプレイコントローラの出力段に低電位並列−直列
変換回路が設けられる。低電圧並列−直列変換回路は表
示モードがＳＶＧＡモード例えば、８００ドット×６０
０ラインの場合には、ディスプレイコントローラから出
力されるＴＴＬレベル（ＣＭＯＳレベル）のデジタル
Ｒ，Ｇ，Ｂ並列信号を、低電位のアナログシリアルＲ，
Ｇ，Ｂ信号に変換するとともに、表示用クロック信号も
低電位の表示用クロック信号に変換し、コネクタおよび
ハーネスを介してフラットパネルディスプレイ側に転送
する。フラットパネルディスプレイ側では、コネクタを
介して低電位直列−並列変換回路が接続される。低電位
直列−並列変換回路はポータブルコンピュータ本体側か
ら受け取った低電位かつアナログシリアルのＲ，Ｇ，Ｂ
信号を元の電位でかつ並列のデジタルＲ，Ｇ，Ｂ信号に
復元するとともに、低電位の表示用クロック信号を元の
電位のクロック信号に復元し、フラットパネルの駆動制
御回路に供給する。この結果、ポータブルコンピュータ
本体側とフラットパネル側との間の表示信号が低電位か
つアナログシリアルに転送されるため、表示データが増
加しても表示信号インターフェース信号線数を低減する
ことができる。また、信号レベルを小さくすることによ
り電磁障害を除去することができる。
【００１１】また、ＸＧＡモード（１０２４×７６８）
あるいはそれ以上の表示解像度の場合には、ポータブル
コンピュータ本体側に前記低電位並列−直列変換回路を
２個設けるとともに、フラットパネルディスプレイ側に
前記低電位直列−並列変換回路を２個設け、、ディスプ
レイコントローラから出力される、偶数番目のＲ，Ｇ，
Ｂ信号と奇数番目のＲ，Ｇ，Ｂ信号をそれぞれ処理する
ように構成することにより、表示用クロック信号の周波
数を増大させることなく、増大した表示データ量を転送
することができる。
あるいはそれ以上の表示解像度の場合には、ポータブル
コンピュータ本体側に前記低電位並列−直列変換回路を
２個設けるとともに、フラットパネルディスプレイ側に
前記低電位直列−並列変換回路を２個設け、、ディスプ
レイコントローラから出力される、偶数番目のＲ，Ｇ，
Ｂ信号と奇数番目のＲ，Ｇ，Ｂ信号をそれぞれ処理する
ように構成することにより、表示用クロック信号の周波
数を増大させることなく、増大した表示データ量を転送
することができる。
【００１２】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００１３】図１はこの発明の表示インターフェース方
式が適用されるコンピュータのシステムブロック図であ
る３２ビットマイクロプロセッサ２はプロセッサバス４
に接続される。さらに、プロセッサバス４にはキャッシ
ュメモリ６、プロセッサ−ＰＣＩブリッジＬＳＩ８、主
記憶１０、データバッファＬＳＩ１２が接続される。プ
ロセッサバス４は３２ビット、６４ビットあるいは１２
８ビット等のバス幅を有する。プロセッサ−ＰＣＩブリ
ッジＬＳＩ８はマイクロプロセッサ２とＰＣＩバス３２
をつなぐためのバス幅変換機能等を有するＬＳＩであ
る。ＰＣＩバス１４は３２ビットのバス幅を有し、グラ
フィックスコントローラ１６や外部記憶装置のコントロ
ーラ等の周辺ＬＳＩさらには、ＰＣＩ拡張スロット２０
が接続される。外部コントローラとしては、ＩＤＥ（ｉ
ｎｔｅｇｒａｔｅｄ ｄｅｖｉｃｅｅｌｅｃｔｒｏｎｉ
ｃｓ）コントローラやＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐ
ｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）コント
ローラ１８が挙げられる。グラフィックスコントローラ
１６はＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒ
ａｙ）（６４０ドット×４８０ライン）、ＳＶＧＡ（８
００ドット×６００ライン）およびＸＧＡ（１０２４ド
ット×７６８ライン）をサポートスル描画機能付きＬＳ
Ｉである。さらに、ＩＳＡバス２４はＰＣＩ−ＩＳＡブ
リッジＬＳＩ２２を介してＰＣＩバス１４と接続され
る。
式が適用されるコンピュータのシステムブロック図であ
る３２ビットマイクロプロセッサ２はプロセッサバス４
に接続される。さらに、プロセッサバス４にはキャッシ
ュメモリ６、プロセッサ−ＰＣＩブリッジＬＳＩ８、主
記憶１０、データバッファＬＳＩ１２が接続される。プ
ロセッサバス４は３２ビット、６４ビットあるいは１２
８ビット等のバス幅を有する。プロセッサ−ＰＣＩブリ
ッジＬＳＩ８はマイクロプロセッサ２とＰＣＩバス３２
をつなぐためのバス幅変換機能等を有するＬＳＩであ
る。ＰＣＩバス１４は３２ビットのバス幅を有し、グラ
フィックスコントローラ１６や外部記憶装置のコントロ
ーラ等の周辺ＬＳＩさらには、ＰＣＩ拡張スロット２０
が接続される。外部コントローラとしては、ＩＤＥ（ｉ
ｎｔｅｇｒａｔｅｄ ｄｅｖｉｃｅｅｌｅｃｔｒｏｎｉ
ｃｓ）コントローラやＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐ
ｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）コント
ローラ１８が挙げられる。グラフィックスコントローラ
１６はＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒ
ａｙ）（６４０ドット×４８０ライン）、ＳＶＧＡ（８
００ドット×６００ライン）およびＸＧＡ（１０２４ド
ット×７６８ライン）をサポートスル描画機能付きＬＳ
Ｉである。さらに、ＩＳＡバス２４はＰＣＩ−ＩＳＡブ
リッジＬＳＩ２２を介してＰＣＩバス１４と接続され
る。
【００１４】図２および図３は表示解像度が８００×６
００の場合におけるこの発明の表示信号インターフェー
ス方式の一実施例を示すブロック図であり、図２はコン
ピュータ本体（以下ＰＣ本体と呼ぶ）側を、図３はフラ
ットパネル側をそれぞれ示す。図２において、表示コン
トローラ１は液晶表示装置（ＬＤＣ）等のフラットパネ
ルディスプレイに表示されるデジタル表示信号（Ｒ，
Ｇ，Ｂ各８ビットの信号）および表示用クロック信号
（ＣＬＫ）を出力する。このような表示コントローラ１
としては例えば米国チップステクノロジー社のＣＨＩＰ
Ｓ６５５４５あるいは米国シーラスロジック社のＣｉｒ
ｒｕｓ７５４２が適用できる。表示コントローラ１とコ
ネクタ３との間には低電圧並列−直列変換回路５が接続
される。低電圧並列−直列変換回路５は表示コントロー
ラ１から出力される８ビットのＲ、Ｇ，Ｂの各デジタル
信号を低電位アナログシリアル信号にそれぞれ変換する
回路７、９、１１と、表示コントローラから出力される
表示用クロック信号を低電位クロック信号に変換する回
路１３を備える。低電圧並列−直列変換回路５はＲ，
Ｇ，Ｂの各低電位シリアル信号、および低電位クロック
信号をＰＣ本体側のコネクタ３を介してフラットパネル
側に出力する。
００の場合におけるこの発明の表示信号インターフェー
ス方式の一実施例を示すブロック図であり、図２はコン
ピュータ本体（以下ＰＣ本体と呼ぶ）側を、図３はフラ
ットパネル側をそれぞれ示す。図２において、表示コン
トローラ１は液晶表示装置（ＬＤＣ）等のフラットパネ
ルディスプレイに表示されるデジタル表示信号（Ｒ，
Ｇ，Ｂ各８ビットの信号）および表示用クロック信号
（ＣＬＫ）を出力する。このような表示コントローラ１
としては例えば米国チップステクノロジー社のＣＨＩＰ
Ｓ６５５４５あるいは米国シーラスロジック社のＣｉｒ
ｒｕｓ７５４２が適用できる。表示コントローラ１とコ
ネクタ３との間には低電圧並列−直列変換回路５が接続
される。低電圧並列−直列変換回路５は表示コントロー
ラ１から出力される８ビットのＲ、Ｇ，Ｂの各デジタル
信号を低電位アナログシリアル信号にそれぞれ変換する
回路７、９、１１と、表示コントローラから出力される
表示用クロック信号を低電位クロック信号に変換する回
路１３を備える。低電圧並列−直列変換回路５はＲ，
Ｇ，Ｂの各低電位シリアル信号、および低電位クロック
信号をＰＣ本体側のコネクタ３を介してフラットパネル
側に出力する。
【００１５】図３はフラットパネル側の内部を示すブロ
ック図である。図３において、コネクタ１５とパネル内
部ゲートアレイ１７との間に低電圧直列−並列変換回路
１９が接続される。低電圧直列−並列変換回路１９はコ
ネクタ１５を介して受信したアナログシリアルの各Ｒ，
Ｇ，Ｂ信号をそれぞれ８ビットのパラレルデジタル信号
に変換する回路２１、２３、２５と、低電位クロック信
号を昇圧して元のクロック信号に復元する回路２７とを
備える。低電圧直列−並列変換回路１９は変換した各
Ｒ，Ｇ，Ｂの信号およびクロック信号をパネル内部ゲー
トアレイ１７に出力する。パネル内部ゲートアレイ１７
は受け取った表示信号（Ｒ，Ｇ，Ｂ）およびクロック信
号（ＣＬＫ）にもとずいて、上パネル用Ｘドライバ５
５、下パネル用Ｘドライバ５７、及びＹドライバ５９を
各種タイミング信号で駆動し、上パネル用Ｘドライバ５
５及び下パネル用Ｘドライバ５７内の各シフトレジスタ
に読み込んだ表示データをＬＣＤパネル６１上に出力す
る。上記各種タイミング信号は、１ライン周期に相当す
るラッチパルス（ＬＰ）、１画面周期に相当するフィー
ルドパルス（ＦＰ）、および上パネル用Ｘドライバ５
５、下パネル用Ｘドライバ５７内の各シフトレジスタに
データを読み込むためのシフトクロック（ＳＣＫ）を含
む。なおＬＣＤパネル６１は上下２枚パネルで構成さ
れ、上パネル用Ｘドライバ５５から出力される信号線６
３、下パネル用Ｘドライバ５７から出力される信号線６
５、およびＹドライバ５９から出力される信号線６７が
マトリクス状に配線されている。
ック図である。図３において、コネクタ１５とパネル内
部ゲートアレイ１７との間に低電圧直列−並列変換回路
１９が接続される。低電圧直列−並列変換回路１９はコ
ネクタ１５を介して受信したアナログシリアルの各Ｒ，
Ｇ，Ｂ信号をそれぞれ８ビットのパラレルデジタル信号
に変換する回路２１、２３、２５と、低電位クロック信
号を昇圧して元のクロック信号に復元する回路２７とを
備える。低電圧直列−並列変換回路１９は変換した各
Ｒ，Ｇ，Ｂの信号およびクロック信号をパネル内部ゲー
トアレイ１７に出力する。パネル内部ゲートアレイ１７
は受け取った表示信号（Ｒ，Ｇ，Ｂ）およびクロック信
号（ＣＬＫ）にもとずいて、上パネル用Ｘドライバ５
５、下パネル用Ｘドライバ５７、及びＹドライバ５９を
各種タイミング信号で駆動し、上パネル用Ｘドライバ５
５及び下パネル用Ｘドライバ５７内の各シフトレジスタ
に読み込んだ表示データをＬＣＤパネル６１上に出力す
る。上記各種タイミング信号は、１ライン周期に相当す
るラッチパルス（ＬＰ）、１画面周期に相当するフィー
ルドパルス（ＦＰ）、および上パネル用Ｘドライバ５
５、下パネル用Ｘドライバ５７内の各シフトレジスタに
データを読み込むためのシフトクロック（ＳＣＫ）を含
む。なおＬＣＤパネル６１は上下２枚パネルで構成さ
れ、上パネル用Ｘドライバ５５から出力される信号線６
３、下パネル用Ｘドライバ５７から出力される信号線６
５、およびＹドライバ５９から出力される信号線６７が
マトリクス状に配線されている。
【００１６】Ｙドライバ５９内で生成され、信号線６７
を介して供給されたシフトクロックパルスでＬＣＤパネ
ル６１の特定ラインをセレクトし、上パネル用ドライバ
５５および下パネル用Ｘドライバ５７からそれぞれ信号
線６３、６５を介して出力されるデータをそれぞれ選択
された画素に供給して画面表示を行う。
を介して供給されたシフトクロックパルスでＬＣＤパネ
ル６１の特定ラインをセレクトし、上パネル用ドライバ
５５および下パネル用Ｘドライバ５７からそれぞれ信号
線６３、６５を介して出力されるデータをそれぞれ選択
された画素に供給して画面表示を行う。
【００１７】上述のように構成されたこの発明の一実施
例の動作について説明する。
例の動作について説明する。
【００１８】ポータブルコンピュータ本体側のディスプ
レイコントローラは各８ビットのＲ，Ｇ，Ｂデータおよ
び表示用クロック信号（ＣＬＫ）を低電圧並列−直列変
換回路５に出力する。低電圧並列−直列変換回路５は
Ｒ，Ｇ，Ｂの各変換回路７、９、１１によりそれぞれ８
ビット並列デジタル信号を低電位（ＴＴＬレベルまたは
ＣＭＯＳレベルよりも低い電位）のアナログシリアル信
号に変換するとともに、クロック信号（ＣＬＫ）を低電
位のクロック信号に変換し、コネクタ３を介して、フラ
ットパネルディスプレイ側に出力する。
レイコントローラは各８ビットのＲ，Ｇ，Ｂデータおよ
び表示用クロック信号（ＣＬＫ）を低電圧並列−直列変
換回路５に出力する。低電圧並列−直列変換回路５は
Ｒ，Ｇ，Ｂの各変換回路７、９、１１によりそれぞれ８
ビット並列デジタル信号を低電位（ＴＴＬレベルまたは
ＣＭＯＳレベルよりも低い電位）のアナログシリアル信
号に変換するとともに、クロック信号（ＣＬＫ）を低電
位のクロック信号に変換し、コネクタ３を介して、フラ
ットパネルディスプレイ側に出力する。
【００１９】フラットパネルディスプレイ側では、コネ
クタ１５を介してシリアルに転送されたＲ，Ｇ，Ｂの各
信号およびクロック信号（ＣＬＫ）を受取、低電圧直列
−並列変換回路１９に供給する。低電圧直列−並列変換
回路１９は受け取ったアナログシリアル低電位のＲ，
Ｇ，Ｂ信号をそれぞれＲ，Ｇ，Ｂ変換回路２１、２３、
２５により昇圧して元の電位のデジタル並列信号に変換
し、さらにクロック信号（ＣＬＫ）を昇圧して元の電位
に復元し、内部ゲートアレイ１７に出力する。内部ゲー
トアレイ１７は、受け取ったＲ，Ｇ，Ｂ信号およびクロ
ック信号（ＣＬＫ）にもとずいて、上パネル用Ｘドライ
バ５５、下パネル用Ｘドライバ５７およびＹドライバ５
９を各種タイミング信号で駆動し、上パネル用Ｘドライ
バ５５および下パネル用Ｘドライバ５７内の各シフトレ
ジスタに読み込んだ表示データをＴＦＴＬＣＤパネル６
１上に出力する。この結果、ＬＣＤパネル６１上に表示
データが表示される。
クタ１５を介してシリアルに転送されたＲ，Ｇ，Ｂの各
信号およびクロック信号（ＣＬＫ）を受取、低電圧直列
−並列変換回路１９に供給する。低電圧直列−並列変換
回路１９は受け取ったアナログシリアル低電位のＲ，
Ｇ，Ｂ信号をそれぞれＲ，Ｇ，Ｂ変換回路２１、２３、
２５により昇圧して元の電位のデジタル並列信号に変換
し、さらにクロック信号（ＣＬＫ）を昇圧して元の電位
に復元し、内部ゲートアレイ１７に出力する。内部ゲー
トアレイ１７は、受け取ったＲ，Ｇ，Ｂ信号およびクロ
ック信号（ＣＬＫ）にもとずいて、上パネル用Ｘドライ
バ５５、下パネル用Ｘドライバ５７およびＹドライバ５
９を各種タイミング信号で駆動し、上パネル用Ｘドライ
バ５５および下パネル用Ｘドライバ５７内の各シフトレ
ジスタに読み込んだ表示データをＴＦＴＬＣＤパネル６
１上に出力する。この結果、ＬＣＤパネル６１上に表示
データが表示される。
【００２０】図４および図５は表示解像度が例えば１０
２４×７６８の場合の表示インターフェース方式のブロ
ック図であり、図４はＰＣ本体側の内部構成を、図５は
フラットパネル側の内部構成をそれぞれ示す。図４に示
すように表示コントローラ１の出力段に表示コントロー
ルゲートアレイ２９が接続される。表示コントロールゲ
ートアレイ２９は表示用クロック信号を１／２に分周
し、表示信号を奇数番目の表示信号と偶数番目の表示信
号に変換する機能を有する。
２４×７６８の場合の表示インターフェース方式のブロ
ック図であり、図４はＰＣ本体側の内部構成を、図５は
フラットパネル側の内部構成をそれぞれ示す。図４に示
すように表示コントローラ１の出力段に表示コントロー
ルゲートアレイ２９が接続される。表示コントロールゲ
ートアレイ２９は表示用クロック信号を１／２に分周
し、表示信号を奇数番目の表示信号と偶数番目の表示信
号に変換する機能を有する。
【００２１】図６は図４に示す表示コントロールゲート
アレイ２９の詳細回路図である。
アレイ２９の詳細回路図である。
【００２２】図６に示すように表示コントロールゲート
アレイ２９はラインドライバ３１、３３、３５、３９、
４１、フリップフロップ（Ｆ／Ｆ）４３、４５、４６、
４８マルチプレクサ（ＭＵＸ）４７、４９、５１および
１／２分周回路５３を有している。Ｆ／Ｆ４３は図７
（ａ）に示すシフトクロック（ＰＣＬＫＩＮ）の立ち下
がりに同期して各８ビットのＲ，Ｇ，Ｂ入力データ
（Ａ，Ｂ，Ｃ，・・・）をラッチする。シフトクロック
信号（ＰＣＬＫＩＮ）は１／２分周回路５３によりクロ
ック周波数が１／２に分周される。（図７（ｂ）参
照）。Ｆ／Ｆ４６およびＦ／Ｆ４８は１／２に分周され
たクロック信号（ＴＳＦＣＫ）（図７（ｃ）参照）に同
期して奇数番目のＲ，Ｇ，信号をラッチし、Ｆ／Ｆ４５
はクロック信号ＰＣＬＫＩＮに同期して偶数番目のＲ，
Ｇ，Ｂ信号をラッチする。Ｆ／Ｆ４８にラッチされた表
示信号およびＦ／Ｆ４５にラッチされた表示信号はそれ
ぞれマルチプレクサ（ＭＵＸ）４７、４９に供給され
る。マルチプレクサ（ＭＵＸ）４７、４９は供給された
表示信号をラインドライバ３３、３５を介して出力す
る。（図７（ｄ），（ｅ））参照） また、マルチプレ
クサ５１は１／２分周回路５３により分周された第１お
よび第２クロック信号（ＣＬＫ１、ＣＬＫ２）を出力す
る。
アレイ２９はラインドライバ３１、３３、３５、３９、
４１、フリップフロップ（Ｆ／Ｆ）４３、４５、４６、
４８マルチプレクサ（ＭＵＸ）４７、４９、５１および
１／２分周回路５３を有している。Ｆ／Ｆ４３は図７
（ａ）に示すシフトクロック（ＰＣＬＫＩＮ）の立ち下
がりに同期して各８ビットのＲ，Ｇ，Ｂ入力データ
（Ａ，Ｂ，Ｃ，・・・）をラッチする。シフトクロック
信号（ＰＣＬＫＩＮ）は１／２分周回路５３によりクロ
ック周波数が１／２に分周される。（図７（ｂ）参
照）。Ｆ／Ｆ４６およびＦ／Ｆ４８は１／２に分周され
たクロック信号（ＴＳＦＣＫ）（図７（ｃ）参照）に同
期して奇数番目のＲ，Ｇ，信号をラッチし、Ｆ／Ｆ４５
はクロック信号ＰＣＬＫＩＮに同期して偶数番目のＲ，
Ｇ，Ｂ信号をラッチする。Ｆ／Ｆ４８にラッチされた表
示信号およびＦ／Ｆ４５にラッチされた表示信号はそれ
ぞれマルチプレクサ（ＭＵＸ）４７、４９に供給され
る。マルチプレクサ（ＭＵＸ）４７、４９は供給された
表示信号をラインドライバ３３、３５を介して出力す
る。（図７（ｄ），（ｅ））参照） また、マルチプレ
クサ５１は１／２分周回路５３により分周された第１お
よび第２クロック信号（ＣＬＫ１、ＣＬＫ２）を出力す
る。
【００２３】上述のように構成された図４および図５に
示す実施例においては、図２に示す低電圧並列−直列変
換回路および図３に示す低電圧直列−並列変換回路がそ
れぞれ２個ずつ使用される。第１の低電圧並列−直列変
換回路５には奇数番目のＲ，Ｇ，Ｂ信号およびクロック
信号（ＣＬＫ１）が供給され、第２の低電圧並列−直列
変換回路には偶数番目のＲ，Ｇ，Ｂ信号およびクロック
信号（ＣＬＫ２）が供給される。内部コントロールゲー
トアレイ２９はディスプレイコントローラ１から出力さ
れる各８ビットＲ，Ｇ，Ｂデジタル信号を奇数番目の各
８ビットＲ，Ｇ，Ｂデジタル信号および偶数番目の各８
ビットＲ，Ｇ，Ｂデジタル信号に振り分けるとともに、
クロック信号を１／２に分周して第１および第２のクロ
ック信号（ＣＬＫ１，ＣＬＫ２）を生成し、それぞれ第
１および第２低電圧並列−直列変換回路５、６に供給す
る。
示す実施例においては、図２に示す低電圧並列−直列変
換回路および図３に示す低電圧直列−並列変換回路がそ
れぞれ２個ずつ使用される。第１の低電圧並列−直列変
換回路５には奇数番目のＲ，Ｇ，Ｂ信号およびクロック
信号（ＣＬＫ１）が供給され、第２の低電圧並列−直列
変換回路には偶数番目のＲ，Ｇ，Ｂ信号およびクロック
信号（ＣＬＫ２）が供給される。内部コントロールゲー
トアレイ２９はディスプレイコントローラ１から出力さ
れる各８ビットＲ，Ｇ，Ｂデジタル信号を奇数番目の各
８ビットＲ，Ｇ，Ｂデジタル信号および偶数番目の各８
ビットＲ，Ｇ，Ｂデジタル信号に振り分けるとともに、
クロック信号を１／２に分周して第１および第２のクロ
ック信号（ＣＬＫ１，ＣＬＫ２）を生成し、それぞれ第
１および第２低電圧並列−直列変換回路５、６に供給す
る。
【００２４】すなわち、図７（ａ）の（ｉ）のクロック
の立ち下がりに同期して図７（ｃ）の表示データＡがＦ
／Ｆ４３にラッチされる。次に、図７（ａ）のクロック
（ｉｉ）の立ち下がりに同期して、表示データＢがＦ／
Ｆ４３にラッチされる。このとき、Ｆ／Ｆ４６は図７
（ｂ）のクロック（ｉｉｉ）の立ち上がりに同期して表
示データＢをラッチし、Ｆ／Ｆ４５は図７（ａ）のクロ
ック（ｉｉ）の立ち下がりに同期して、表示データＡを
ラッチする。次に、図７（ａ）のクロック（ｉｖ）の立
ち下がりに同期して表示データＣがＦ／Ｆ４３にラッチ
される。このとき、表示データＢはＦ／Ｆ４５にラッチ
される。この結果、Ｆ／Ｆ４６には表示データＡが、Ｆ
／ｆ４５には表示データＢが、そしてＦ／Ｆ４３には表
示データＣがそれぞれラッチされる。次に、図７（ａ）
のクロック（ｖ）の立ち下がりに同期して表示データＤ
がＦ／Ｆ４３にラッチされる。このとき、Ｆ／Ｆ４８は
図７（ｂ）のクロック（ｖｉ）に同期して表示データＡ
をラッチし、Ｆ／Ｆ４６は表示データＣをラッチし、Ｆ
／Ｆ４５は図７（ａ）のクオｒｋｋｕ（ｖ）に同期して
表示データＣをラッチする。この結果、Ｆ／Ｆ４８にラ
ッチされた表示データＡと、Ｆ／Ｆ４５にラッチされて
いた表示データＢとがそれぞれマルチプレクサ４７、４
９により出力タイミングの同期が取られて、ラインドラ
イバ３３、３５を介して出力される。以下、同様にして
順次奇数番目の表示データと偶数番目の表示データが振
り分けられて同時に出力される。出力された奇数番目の
表示データと偶数番目の表示データはそれぞれ低電圧並
−直変換回路５および低電圧並−直変換回路６に供給さ
れる。以降の動作は図２および図３の動作と同様なの
で、その説明を省略する。
の立ち下がりに同期して図７（ｃ）の表示データＡがＦ
／Ｆ４３にラッチされる。次に、図７（ａ）のクロック
（ｉｉ）の立ち下がりに同期して、表示データＢがＦ／
Ｆ４３にラッチされる。このとき、Ｆ／Ｆ４６は図７
（ｂ）のクロック（ｉｉｉ）の立ち上がりに同期して表
示データＢをラッチし、Ｆ／Ｆ４５は図７（ａ）のクロ
ック（ｉｉ）の立ち下がりに同期して、表示データＡを
ラッチする。次に、図７（ａ）のクロック（ｉｖ）の立
ち下がりに同期して表示データＣがＦ／Ｆ４３にラッチ
される。このとき、表示データＢはＦ／Ｆ４５にラッチ
される。この結果、Ｆ／Ｆ４６には表示データＡが、Ｆ
／ｆ４５には表示データＢが、そしてＦ／Ｆ４３には表
示データＣがそれぞれラッチされる。次に、図７（ａ）
のクロック（ｖ）の立ち下がりに同期して表示データＤ
がＦ／Ｆ４３にラッチされる。このとき、Ｆ／Ｆ４８は
図７（ｂ）のクロック（ｖｉ）に同期して表示データＡ
をラッチし、Ｆ／Ｆ４６は表示データＣをラッチし、Ｆ
／Ｆ４５は図７（ａ）のクオｒｋｋｕ（ｖ）に同期して
表示データＣをラッチする。この結果、Ｆ／Ｆ４８にラ
ッチされた表示データＡと、Ｆ／Ｆ４５にラッチされて
いた表示データＢとがそれぞれマルチプレクサ４７、４
９により出力タイミングの同期が取られて、ラインドラ
イバ３３、３５を介して出力される。以下、同様にして
順次奇数番目の表示データと偶数番目の表示データが振
り分けられて同時に出力される。出力された奇数番目の
表示データと偶数番目の表示データはそれぞれ低電圧並
−直変換回路５および低電圧並−直変換回路６に供給さ
れる。以降の動作は図２および図３の動作と同様なの
で、その説明を省略する。
【００２５】上述した構成にすることにより、表示デー
タ量が増大しても、クロック周波数を増大せずに転送す
ることができるとともに電磁障害も除去することができ
る。
タ量が増大しても、クロック周波数を増大せずに転送す
ることができるとともに電磁障害も除去することができ
る。
【００２６】なお、上記実施例では、表示装置としてフ
ラットパネルディスプレイの場合について説明したが、
この発明はＣＲＴディスプレイにも適用できる。さら
に、上記実施例ではポータブルコンピュータの場合につ
いて説明したが、デスクトップタイプのコンピュータに
も適用できる。
ラットパネルディスプレイの場合について説明したが、
この発明はＣＲＴディスプレイにも適用できる。さら
に、上記実施例ではポータブルコンピュータの場合につ
いて説明したが、デスクトップタイプのコンピュータに
も適用できる。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、ＰＣ本体側のディスプレイコントローラとフラット
パネルディスプレイ用コネクタとの間に低電圧並列−直
列変換回路を設け、ディスプレイコントローラから出力
される８ビットの各Ｒ，Ｇ，Ｂデジタル信号を低電圧か
つシリアルに変換するとともに表示用シフトクロック信
号を低電圧信号に変換し、コネクタに出力すると共に、
フラットパネルディスプレイ側のコネクタとフラットパ
ネルディスプレイ用内部ゲートアレイとの間に低電圧直
列−並列変換回路を設け、ＰＣ本体側から転送される、
Ｒ，Ｇ，Ｂのシリアル表示信号を昇圧かつパラレルのデ
ジタル信号に変換するとともに、低電圧シフトクロック
信号を昇圧して元の電圧レベルのクロック信号に復元
し、内部ゲートアレイに供給する。この結果、高解像度
表示においても、シフトクロック周波数を比較的低く抑
えることができ、またシリアル転送によりインターフェ
ース信号線の数を低減することができる。さらには、信
号を低電位で転送するので、信号輻射による周囲への影
響も回避することができる。
ば、ＰＣ本体側のディスプレイコントローラとフラット
パネルディスプレイ用コネクタとの間に低電圧並列−直
列変換回路を設け、ディスプレイコントローラから出力
される８ビットの各Ｒ，Ｇ，Ｂデジタル信号を低電圧か
つシリアルに変換するとともに表示用シフトクロック信
号を低電圧信号に変換し、コネクタに出力すると共に、
フラットパネルディスプレイ側のコネクタとフラットパ
ネルディスプレイ用内部ゲートアレイとの間に低電圧直
列−並列変換回路を設け、ＰＣ本体側から転送される、
Ｒ，Ｇ，Ｂのシリアル表示信号を昇圧かつパラレルのデ
ジタル信号に変換するとともに、低電圧シフトクロック
信号を昇圧して元の電圧レベルのクロック信号に復元
し、内部ゲートアレイに供給する。この結果、高解像度
表示においても、シフトクロック周波数を比較的低く抑
えることができ、またシリアル転送によりインターフェ
ース信号線の数を低減することができる。さらには、信
号を低電位で転送するので、信号輻射による周囲への影
響も回避することができる。
【図１】この発明の表示インターフェース方式が適用さ
れるコンピュータのシステムブロック図。
れるコンピュータのシステムブロック図。
【図２】この発明の表示インターフェース方式の一実施
例を示すＰＣ本体側のブロック図。
例を示すＰＣ本体側のブロック図。
【図３】この発明の表示インターフェース方式の一実施
例を示すフラットパネルディスプレイ側のブロック図。
例を示すフラットパネルディスプレイ側のブロック図。
【図４】この発明の表示インターフェース方式の他の実
施例を示すＰＣ本体側のブロック図。
施例を示すＰＣ本体側のブロック図。
【図５】この発明の表示インターフェース方式の他の実
施例を示すフラットパネルディスプレイ側のブロック
図。
施例を示すフラットパネルディスプレイ側のブロック
図。
【図６】図４に示す表示コントロールゲートアレイの内
部を示す詳細回路図。
部を示す詳細回路図。
【図７】図６に示す各回路の入出力タイミングを示すタ
イミングチャート。
イミングチャート。
１．．．表示コントローラ、３、１５．．．コネクタ、
５．．．低電圧並−直変換回路、７、２１．．．Ｒ変換
回路、９、２３．．．Ｇ変換回路、１１、２５．．．Ｂ
変換回路、１３、２７．．．クロック変換回路、１
７．．．パネル内部ゲートアレイ、１９．．．低電圧直
−並変換回路、２１．．．表示コントロールゲートアレ
イ、３１，３３，３５，３７，３９，４１．．．ライン
ドライバ、４３，４５．．．フリップフロップ（Ｆ／
Ｆ）、４９，５１．．．マルチプレクサ（ＭＵＸ）、５
３．．．１／２分周回路、５５．．．上パネル用Ｘドラ
イバ、５７．．．下パネル用Ｘドライバ、５９．．．Ｙ
ドライバ、６１．．．ＬＣＤパネル、６３、６５、６
７．．．信号線
５．．．低電圧並−直変換回路、７、２１．．．Ｒ変換
回路、９、２３．．．Ｇ変換回路、１１、２５．．．Ｂ
変換回路、１３、２７．．．クロック変換回路、１
７．．．パネル内部ゲートアレイ、１９．．．低電圧直
−並変換回路、２１．．．表示コントロールゲートアレ
イ、３１，３３，３５，３７，３９，４１．．．ライン
ドライバ、４３，４５．．．フリップフロップ（Ｆ／
Ｆ）、４９，５１．．．マルチプレクサ（ＭＵＸ）、５
３．．．１／２分周回路、５５．．．上パネル用Ｘドラ
イバ、５７．．．下パネル用Ｘドライバ、５９．．．Ｙ
ドライバ、６１．．．ＬＣＤパネル、６３、６５、６
７．．．信号線
Claims (12)
- 【請求項１】 高解像度表示可能な表示装置と、この表
示装置を駆動するディスプレイコントローラとの間の表
示信号のインターフェース機構において、 前記ディスプレイコントローラから出力されるＲ（Ｒｅ
ｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）の各表示色信
号であって、各々が第１の電位を有した複数ビットのデ
ジタル並列信号である各表示色信号を前記第１の電位よ
りも低い第２電位のアナログ直列信号に変換するととも
に、前記ディスプレイコントローラから出力される第１
電位のクロック信号を前記第２電位のクロック信号に変
換する低電圧並列−直列変換回路と；前記表示装置側に
設けられ、前記低電圧並列−直列変換回路から出力され
た第２電位のアナログ直列信号である表示色信号を前記
第１電位のデジタル並列信号に変換し、前記低電圧並列
−直列変換回路から出力された第２電位のクロック信号
を昇圧して前記第１電位のクロック信号に変換する低電
圧直列−並列変換回路とを備えたことを特徴とする表示
信号インターフェース方式。 - 【請求項２】 前記高解像度表示可能な表示装置は８０
０ドット×６００ライン以上の解像度で表示可能な表示
装置でることを特徴とする請求項１に記載のインターフ
ェース方式。 - 【請求項３】 高解像度表示可能な表示装置と、この表
示装置を駆動するディスプレイコントローラとの間の表
示信号のインターフェース機構において、 前記ディスプレイコントローラから出力されるＲ（Ｒｅ
ｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）の各表示色信
号であって各々が第１の電位を有した複数ビットのデジ
タル並列信号である各表示色信号を偶数番目の表示色信
号と奇数番目の表示色信号に振り分けて出力するととも
に、前記ディスプレコントローラから出力される、第１
電位かつ第１周波数のクロック信号を第１周波数よりも
低い、第１電位かつ第２周波数の第１および第２のクロ
ック信号に分周する表示コントロールゲートアレイと；
前記表示コントロールゲートアレイから出力される偶数
番目の各表示色信号を前記第１電位よりも低い第２電位
のアナログ直列信号に変換するとともに前記表示コント
ロールゲートアレイから出力される第１電位かつ第２周
波数の第１クロック信号を前記第１電位よりも低い第２
電位かつ第２周波数の第１クロック信号に変換する第１
低電圧並列−直列変換回路と；前記コントロールゲート
アレイから出力される奇数番目の各表示色信号を前記第
１電位よりも低い第２電位のアナログ直列信号に変換す
るとともに、前記表示コントロールゲートアレイから出
力される第１電位かつ第２周波数の第２クロック信号を
前記第１電位よりも低い第２電位かつ第２周波数のクロ
ック信号に変換する第２低電圧並列−直列変換回路と；
前記表示装置側に設けられ、前記第１低電圧並列−直列
変換回路から出力された第２電位のアナログ直列信号で
ある偶数番目の各表示色信号を前記第１電位のデジタル
並列信号に変換し、前記第１低電圧並列−直列変換回路
から出力される第２電位かつ第２周波数の第１クロック
信号を昇圧して第１電位かつ第２周波数の第１クロック
信号に変換する第１低電圧直列−並列変換回路と；前記
表示装置側に設けられ、前記第２低電圧並列−直列変換
回路から出力された第２電位のアナログ直列信号である
奇数番目の各表示色信号を前記第１電位のデジタル並列
信号に変換し、前記第２低電圧並列−直列変換回路から
出力された第２電位かつ第２周波数の第２クロック信号
に変換する第２低電圧直列−並列変換回路とを備えたこ
とを特徴とする表示信号インターフェース方式。 - 【請求項４】 前記高解像度表示可能な表示装置は１０
２４ドット×７６８ライン以上の解像度で表示可能な表
示装置であることを特徴とする請求項３に記載の表示信
号インターフェー方式。 - 【請求項５】 本体と、 高解像度表示可能なフラットパネルを有する表示部と；
前記本体側に設けられ、第１電位を有した１画素ｎビッ
ト（ｎは２以上の正の整数）のデジタル並列信号であ
る、Ｒ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）
の各表示色信号を生成するディスプレイコントローラ
と；前記本体側に設けられ、前記ディスプレイコントロ
ーラから出力される各表示色信号を前記第１電位よりも
低い第２電位のアナログ直列信号に変換するとともに、
前記ディスプレイコントローラから出力される第１電位
のクロック信号を前記第２電位のクロック信号に変換す
る低電圧並列−直列変換回路と；前記本体と前記表示部
とを電気的に接続するケーブルであって、前記低電圧並
列−直列変換回路で変換された各表示色信号およびクロ
ック信号をシリアルに転送するケーブルと；前記表示部
に設けられ、前記ケーブルを介して転送された第２電位
のアナログ直列信号である各表示色信号を前記第１電位
のデジタル並列信号に変換し、前記ケーブルを介して転
送された第２電位のクロック信号を昇圧して前記第１電
位のクロック信号に変換する低電圧直列−並列変換回路
とを備え、前記低電圧直列−並列変換回路から出力され
る各表示色信号およびクロック信号が前記フラットパネ
ルに供給されることを特徴とするコンピュータ。 - 【請求項６】 前記高解像度表示可能なフラットパネル
は８００ドット×６００ライン以上の解像度で表示可能
なフラットパネルであることを特徴とする請求項５に記
載のコンピュータ。 - 【請求項７】 本体と；高解像度表示可能なフラットパ
ネルを有する表示部と；前記本体側に設けられ、第１電
位を有した１画素ｎビット（ｎは２以上の正の整数）の
デジタル並列信号であるＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅ
ｎ）、Ｂ（Ｂｌｕｅ）の各表示色信号を生成するディス
プレイコントローラと；前記本体側に設けられ、前記デ
ィスプレイコントローラから出力される各表示色信号を
偶数番目の表示色信号と奇数番目の表示色信号に振り分
けて出力するとともに、前記ディスプレイコントローラ
から出力される第１電位かつ第１周波数のクロック信号
を第１周波数よりも低い第１電位かつ第２周波数の第１
及び第２クロック信号に分周する表示コントロールゲー
トアレイと；前記本体側に設けられ、前記表示コントロ
ールゲートアレイから出力される偶数番目の各表示色信
号を前記第１電位よりも低い第２電位のアナログ直列信
号に変換するとともに前記表示コントロールゲートアレ
イから出力される第１電位かつ第２周波数の第１クロッ
ク信号を前記第２電位かつ第２周波数の第１クロック信
号に変換する第１低電圧並列−直列変換回路と；前記本
体側に設けられ、前記表示コントロールゲートアレイか
ら出力される奇数番目の各表示色信号を前記第２電位の
アナログ直列信号に変換するとともに、前記コントロー
ルゲートアレイから出力される第１電位かつ第２周波数
の第２クロック信号を前記第２電位かつ第２周波数の第
２クロック信号に変換する第２低電圧並列−直列変換回
路と；前記本体と前記表示部とを電気的に接続するケー
ブルであって前記第１および第２低電圧並列−直列変換
回路で変換された各表示色信号およびクロック信号をシ
リアルに転送するケーブルと；前記表示部側に設けら
れ、前記ケーブルを介して前記第１低電圧並列−直列変
換回路から出力された第２電位のアナログ直列信号であ
る偶数番目の各表示色信号を前記第１電位のデジタル並
列信号に変換し、前記第１低電圧並列−直列変換回路か
ら出力された第２電位かつ第２周波数の第１クロック信
号を前記第１電位かつ第２周波数の第１クロック信号に
変換する第１低電圧直列−並列変換回路と；前記表示装
置側に設けられ、前記ケーブルを介して前記第２低電圧
並列−直列変換回路から出力された第２電位のアナログ
直列信号である奇数番目の各表示色信号を前記第１電位
のデジタル並列信号に変換し、前記第２低電圧並列−直
列変換回路から出力された第２電位かつ第２周波数の第
２クロック信号を昇圧して第１電位かつ第２周波数の第
２クロック信号に変換する第２低電圧直列−並列変換回
路とを備え、前記第１および第２低電圧直列−並列変換
回路から出力される各表示信号およびクロック信号が前
記フラットパネルに供給されることを特徴とするコンピ
ュータ。 - 【請求項８】 前記高解像度表示可能なフラットパネル
は１０２４ドット×７６８ライン以上の高解像度で表示
可能なフラットパネルであることを特徴とする請求項７
に記載のコンピュータ。 - 【請求項９】 本体とフラットパネルを有する表示部
と、前記本体と前記表示部とを電気的に接続するケーブ
ルとを有するコンピュータにおける表示インターフェー
ス方法であって、 各々が第１電位を有した１画素ｎビット（ｎは２以上の
正の整数）のデジタル並列表示色信号および第１電位の
表示用クロック信号を生成し、前記各表示色信号を前記
第１電位よりも低い第２電位のアナログ直列信号に変換
するとともに、前記クロック信号を前記第２電位のクロ
ック信号に変換して前記ケーブルに出力し、 前記ケーブルを介して送られた第２電位のアナログ直列
信号である各表示色信号を前記表示部側で前記第１電位
のデジタル並列信号に変換し、前記第２電位のクロック
信号を昇圧して前記第１電位のクロック信号に変換し、
前記フラットパネルを駆動することを特徴とする表示イ
ンターフェース方法。 - 【請求項１０】 前記フラットパネルは８００ドット×
６００ライン以上の解像度で表示可能であることを特徴
とする請求項９記載の表示信号インターフェース方法。 - 【請求項１１】 本体とフラットパネルを有する表示部
と、前記本体と前記表示部とを電気的に接続するケーブ
ルとを有するコンピュータにおける表示インターフェー
ス方法であって、 各々が第１電位を有した１画素ｎビット（ｎは２以上の
正の整数）のデジタル並列表示信号および第１電位の表
示用クロック信号を生成し、 前記生成された各表示色信号を偶数番目の表示色信号と
奇数番目の表示色信号に振り分けて出力するとともに、
前記第１電位かつ第１周波数のクロック信号を第１周波
数よりも低い第１電位かつ第２周波数の第１および第２
クロック信号に分周し、 前記偶数番目の各表示色信号を前記第１電位よりも低い
第２電位のアナログ直列信号に変換するとともに第１電
位かつ第２周波数の第１クロック信号を第２電位かつ第
２周波数の第１クロック信号に変換し、同時に前記奇数
番目の各表示色信号を前記第２電位のアナログ直列信号
に変換するとともに前記第１電位かつ第２周波数の第２
クロック信号を第２電位かつ第２周波数の第２クロック
信号に変換して前記ケーブルに出力し、 前記ケーブルを介して送られた第２電位のアナログ直列
信号である偶数番目の表示色信号を前記表示側で前記第
１電位のデジタル並列信号に変換し、前記第２電位かつ
第２周波数の第１クロック信号を昇圧して前記第１電位
かつ第２周波数の第１クロック信号に変換し、同時に前
記ケーブルを介して送られた第２電位のアナログ直列信
号である奇数番目の表示色信号を前記第１電位のデジタ
ル並列信号に変換し、前記第２電位かつ第２周波数の第
２クロック信号を昇圧して前記第１電位かつ第２周波数
の第２クロック信号に変換し、前記フラットパネルを駆
動することを特徴とする表示インターフェース方法。 - 【請求項１２】 前記フラットパネルは１０２４ドット
×７６８ライン以上の解像度で表示可能であることを特
徴とする請求項１１に記載の表示信号インターフェース
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8280695A JPH08278479A (ja) | 1995-04-07 | 1995-04-07 | 表示信号インターフェース方式 |
| US08/623,170 US5986641A (en) | 1995-04-07 | 1996-03-28 | Display signal interface system between display controller and display apparatus |
| US09/323,914 US6147672A (en) | 1995-04-07 | 1999-06-02 | Display signal interface system between display controller and display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8280695A JPH08278479A (ja) | 1995-04-07 | 1995-04-07 | 表示信号インターフェース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08278479A true JPH08278479A (ja) | 1996-10-22 |
Family
ID=13784662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8280695A Pending JPH08278479A (ja) | 1995-04-07 | 1995-04-07 | 表示信号インターフェース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08278479A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000261297A (ja) * | 1999-02-12 | 2000-09-22 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
| JP2002202760A (ja) * | 2000-12-27 | 2002-07-19 | Nec Corp | 液晶表示装置の駆動方法及び駆動回路 |
| KR100433222B1 (ko) * | 2001-12-24 | 2004-05-27 | 엘지.필립스 엘시디 주식회사 | 데이터 전송장치 및 이를 이용한 액정표시장치 |
| KR100521576B1 (ko) * | 2001-09-06 | 2005-10-13 | 엔이씨 일렉트로닉스 가부시키가이샤 | 액정 디스플레이 장치와 그 신호 전송 방법 |
| WO2006106688A1 (ja) * | 2005-03-30 | 2006-10-12 | Pioneer Corporation | 画像信号処理装置、画像システムおよび画像信号処理方法 |
| US7564441B2 (en) | 2002-05-31 | 2009-07-21 | Sony Corporation | Data processing circuit, display apparatus, and portable terminal |
| US7724230B2 (en) | 2005-09-06 | 2010-05-25 | Lg Display Co., Ltd. | Driving circuit of liquid crystal display device and method for driving the same |
| US20120002108A1 (en) * | 2010-06-30 | 2012-01-05 | Hiroaki Chiba | Extender |
-
1995
- 1995-04-07 JP JP8280695A patent/JPH08278479A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000261297A (ja) * | 1999-02-12 | 2000-09-22 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
| JP2006314117A (ja) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
| JP2002202760A (ja) * | 2000-12-27 | 2002-07-19 | Nec Corp | 液晶表示装置の駆動方法及び駆動回路 |
| KR100521576B1 (ko) * | 2001-09-06 | 2005-10-13 | 엔이씨 일렉트로닉스 가부시키가이샤 | 액정 디스플레이 장치와 그 신호 전송 방법 |
| KR100433222B1 (ko) * | 2001-12-24 | 2004-05-27 | 엘지.필립스 엘시디 주식회사 | 데이터 전송장치 및 이를 이용한 액정표시장치 |
| US7564441B2 (en) | 2002-05-31 | 2009-07-21 | Sony Corporation | Data processing circuit, display apparatus, and portable terminal |
| WO2006106688A1 (ja) * | 2005-03-30 | 2006-10-12 | Pioneer Corporation | 画像信号処理装置、画像システムおよび画像信号処理方法 |
| US7724230B2 (en) | 2005-09-06 | 2010-05-25 | Lg Display Co., Ltd. | Driving circuit of liquid crystal display device and method for driving the same |
| US20120002108A1 (en) * | 2010-06-30 | 2012-01-05 | Hiroaki Chiba | Extender |
| US8583846B2 (en) * | 2010-06-30 | 2013-11-12 | Kabushiki Kaisha Toshiba | Extender |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5986641A (en) | Display signal interface system between display controller and display apparatus | |
| US7075505B2 (en) | Liquid crystal display device, liquid crystal controller and video signal transmission method | |
| JP2002202760A (ja) | 液晶表示装置の駆動方法及び駆動回路 | |
| JP3266119B2 (ja) | 液晶表示装置及び映像データ転送方法 | |
| KR101090248B1 (ko) | 칼럼 드라이버 및 이를 갖는 평판 표시 장치 | |
| JP2003122332A (ja) | 液晶表示装置のデータ駆動装置及び方法 | |
| JP6679317B2 (ja) | 信号供給回路及び表示装置 | |
| JPH07219842A (ja) | 画素データをメモリ・ディスプレイ・インターフェースへ転送する方法、装置及び回路 | |
| JP2002318566A (ja) | 液晶駆動回路及び液晶表示装置 | |
| JP2001242833A (ja) | 半導体装置および表示装置モジュール | |
| JPH08278479A (ja) | 表示信号インターフェース方式 | |
| KR101061631B1 (ko) | 액정표시장치의 구동장치 및 방법 | |
| US6750856B2 (en) | Display system and information processing apparatus | |
| US7158128B2 (en) | Drive unit and display module including same | |
| JP2001109437A (ja) | 液晶パネルの駆動回路及び液晶制御信号発生回路とそれらを備えた液晶表示装置及び液晶表示装置の制御方法 | |
| US20070139349A1 (en) | Driving ic for a display device | |
| US6738056B2 (en) | System and method for handling the input video stream for a display | |
| JPH09127908A (ja) | 表示信号インターフェース方式 | |
| JPH09281931A (ja) | 表示装置および該表示装置の駆動回路ならびに表示装置の駆動方法 | |
| TWI258120B (en) | Driving module of monitor with multiple display outputs and method thereof | |
| JPH10207434A (ja) | 液晶表示装置 | |
| JPH10268825A (ja) | データドライバを有する表示装置 | |
| KR20010060787A (ko) | 데이터 전송 방법 및 장치 | |
| JP3957884B2 (ja) | マトリクス駆動型画像表示装置 | |
| JP2001255841A (ja) | 表示装置及びその駆動回路と信号伝送方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Written amendment |
Effective date: 20040524 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20040914 Free format text: JAPANESE INTERMEDIATE CODE: A02 |