JP2638010B2 - 画像表示装置 - Google Patents
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- JP2638010B2 JP2638010B2 JP62302723A JP30272387A JP2638010B2 JP 2638010 B2 JP2638010 B2 JP 2638010B2 JP 62302723 A JP62302723 A JP 62302723A JP 30272387 A JP30272387 A JP 30272387A JP 2638010 B2 JP2638010 B2 JP 2638010B2
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- clock pulse
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- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、液晶等のドットマトリクス型表示パネルに
階調表示を行なう画像表示装置に関し、特に信号電極駆
動回路の改良に関する。
階調表示を行なう画像表示装置に関し、特に信号電極駆
動回路の改良に関する。
［従来技術とその問題点］ 従来、液晶等のドットマトリクス型表示パネルに階調
表示を行なう画像表示装置では、ｎビットのデータを信
号電極駆動回路に供給することにより、2nの階調表示を
行なわせているが、画素数を増加させていった場合に
は、そのデータの転送周波数を高くしていかなければな
らない。この場合、転送周波数に応じて信号電極駆動回
路の動作周波数を高くする必要があるが、動作周波数を
上げることは回路の高級化を伴い、回路上の制約を受け
ると共に、消費電力、発生ノイズが大きくなってしま
う。
表示を行なう画像表示装置では、ｎビットのデータを信
号電極駆動回路に供給することにより、2nの階調表示を
行なわせているが、画素数を増加させていった場合に
は、そのデータの転送周波数を高くしていかなければな
らない。この場合、転送周波数に応じて信号電極駆動回
路の動作周波数を高くする必要があるが、動作周波数を
上げることは回路の高級化を伴い、回路上の制約を受け
ると共に、消費電力、発生ノイズが大きくなってしま
う。
第３図は従来における液晶駆動回路（セグメントドラ
イバ）の構成を示すものである。同図においては11はシ
フトレジスタで、各段のレジスタ部11a,11b,…がＤ型フ
リップフロップにより例えば３ビット構成となってい
る。上記シフトレジスタ11は、前段のA/D変換回路（図
示せず）から送られてくる３ビットのデータD1〜D3を２
相のクロックパルスφ1,φ２により読込んでレジスタ部
11a,11b,…を順次シフトする。そして、上記シフトレジ
スタ11のレジスタ部11a,11b,…に１ライン分のデータが
セットされると、その後、ラッチパルスφＬが与えられ
て上記各レジスタ部11a,11b,…の保持データがラッチ回
路12a,12b,…にラッチされ、駆動回路（図示せず）へ送
られる。この駆動回路は、上記ラッチ回路12a,12b,…に
ラッチされたデータに基づいて例えば８階調の駆動信号
を作製し、液晶表示パネルのセグメント電極を表示駆動
する。
イバ）の構成を示すものである。同図においては11はシ
フトレジスタで、各段のレジスタ部11a,11b,…がＤ型フ
リップフロップにより例えば３ビット構成となってい
る。上記シフトレジスタ11は、前段のA/D変換回路（図
示せず）から送られてくる３ビットのデータD1〜D3を２
相のクロックパルスφ1,φ２により読込んでレジスタ部
11a,11b,…を順次シフトする。そして、上記シフトレジ
スタ11のレジスタ部11a,11b,…に１ライン分のデータが
セットされると、その後、ラッチパルスφＬが与えられ
て上記各レジスタ部11a,11b,…の保持データがラッチ回
路12a,12b,…にラッチされ、駆動回路（図示せず）へ送
られる。この駆動回路は、上記ラッチ回路12a,12b,…に
ラッチされたデータに基づいて例えば８階調の駆動信号
を作製し、液晶表示パネルのセグメント電極を表示駆動
する。
しかして、上記のように構成された従来の駆動回路で
は、クロックパルスφ1,φ２及びシフトレジスタ11のレ
ジスタ部11a,11b,…をシフトするデータの転送周波数
が、入力データD1〜D3のサンプリング周波数と同じにな
る。このため信号電極駆動回路の動作周波数により転送
周波数が制約されてしまい、転送周波数を余り高できな
いという欠点があった。また、信号電極駆動回路を高い
周波数に対応できるようにすると、回路が高級化して高
価になると共に、動作周波数の上昇を伴って消費電力、
発生ノイズが大きくなってしまうという問題があった。
は、クロックパルスφ1,φ２及びシフトレジスタ11のレ
ジスタ部11a,11b,…をシフトするデータの転送周波数
が、入力データD1〜D3のサンプリング周波数と同じにな
る。このため信号電極駆動回路の動作周波数により転送
周波数が制約されてしまい、転送周波数を余り高できな
いという欠点があった。また、信号電極駆動回路を高い
周波数に対応できるようにすると、回路が高級化して高
価になると共に、動作周波数の上昇を伴って消費電力、
発生ノイズが大きくなってしまうという問題があった。
［発明の目的］ 本発明は上記実情に鑑みてなされたもので、信号電極
駆動回路の動作周波数が低くても、それ以上の動作周波
数の信号電極駆動回路と同等のデータを扱うことができ
る画像表示装置を提供することを目的とする。
駆動回路の動作周波数が低くても、それ以上の動作周波
数の信号電極駆動回路と同等のデータを扱うことができ
る画像表示装置を提供することを目的とする。
［発明の要点］ 本発明は、Ａ本の信号電極を有する画像表示装置にお
いて、ｎビット構成の表示用データを供給する手段と、
２相のクロックパルスφ１、φ２を供給する手段と、上
記ｎビット構成の表示用データが上記クロックパルスφ
２に同期して出力される第１のバスラインと、上記ｎビ
ット構成の表示用データが上記クロックパルスφ１に同
期して出力される第２のバスラインと、１水平同期期間
に１回発生されるタイミング信号を上記２相のクロック
パルスφ１、φ２に従って順次シフトしていくＡ段のシ
フトレジスタと、上記シフトレジスタの奇数段の出力を
一方の入力とし、上記クロックパルスφ１を他方の入力
として第１のラッチクロックを順次出力する第１のゲー
ト回路群と、上記シフトレジスタの偶数段の出力を一方
の入力とし、上記クロックパルスφ２を他方の入力とし
て第２のラッチクロックを順次出力する第２のゲート回
路群と、上記第１のバスラインDB1上の表示用データを
上記第１のラッチクロックにより順次ラッチし、上記第
２のバスラインDB2上の表示用データを上記第２のラッ
チクロックにより順次ラッチして上記Ａ本の信号電極に
供給するためのＡ個のラッチ回路と、を具備したことを
特徴とするものである。
いて、ｎビット構成の表示用データを供給する手段と、
２相のクロックパルスφ１、φ２を供給する手段と、上
記ｎビット構成の表示用データが上記クロックパルスφ
２に同期して出力される第１のバスラインと、上記ｎビ
ット構成の表示用データが上記クロックパルスφ１に同
期して出力される第２のバスラインと、１水平同期期間
に１回発生されるタイミング信号を上記２相のクロック
パルスφ１、φ２に従って順次シフトしていくＡ段のシ
フトレジスタと、上記シフトレジスタの奇数段の出力を
一方の入力とし、上記クロックパルスφ１を他方の入力
として第１のラッチクロックを順次出力する第１のゲー
ト回路群と、上記シフトレジスタの偶数段の出力を一方
の入力とし、上記クロックパルスφ２を他方の入力とし
て第２のラッチクロックを順次出力する第２のゲート回
路群と、上記第１のバスラインDB1上の表示用データを
上記第１のラッチクロックにより順次ラッチし、上記第
２のバスラインDB2上の表示用データを上記第２のラッ
チクロックにより順次ラッチして上記Ａ本の信号電極に
供給するためのＡ個のラッチ回路と、を具備したことを
特徴とするものである。
また、本発明は、Ａ本の信号電極を有する画像表示装
置において、ｎビット構成の表示用データを供給する手
段と、２相のクロックパルスφ１、φ２を供給する手段
と、上記ｎビット構成の表示用データが上記クロックパ
ルスφ２により読み込まれて次のクロックパルスφ２に
より出力される第１のバスラインと、上記ｎビット構成
の表示用データが上記クロックパルスφ１により読み込
まれてφ２により出力される第２のバスラインと、１水
平同期期間に１回発生されるタイミング信号を上記クロ
ックパルスφ２に従って順次シフトしていくA/2段のシ
フトレジスタと、上記シストレジスタの各段の出力を一
方の入力とし、上記クロックパルスφ１を他方の入力と
してラッチクロックを順次出力するA/2個のゲート回路
と、上記第１及び第２のバスライン上の表示用データを
上記ラッチクロックにより順次ラッチし、上記Ａ本の信
号電極に供給するためのＡ個のラッチ回路と、を具備し
たことを特徴とするものである。
置において、ｎビット構成の表示用データを供給する手
段と、２相のクロックパルスφ１、φ２を供給する手段
と、上記ｎビット構成の表示用データが上記クロックパ
ルスφ２により読み込まれて次のクロックパルスφ２に
より出力される第１のバスラインと、上記ｎビット構成
の表示用データが上記クロックパルスφ１により読み込
まれてφ２により出力される第２のバスラインと、１水
平同期期間に１回発生されるタイミング信号を上記クロ
ックパルスφ２に従って順次シフトしていくA/2段のシ
フトレジスタと、上記シストレジスタの各段の出力を一
方の入力とし、上記クロックパルスφ１を他方の入力と
してラッチクロックを順次出力するA/2個のゲート回路
と、上記第１及び第２のバスライン上の表示用データを
上記ラッチクロックにより順次ラッチし、上記Ａ本の信
号電極に供給するためのＡ個のラッチ回路と、を具備し
たことを特徴とするものである。
［発明の第１実施例］ 以下、図面を参照して本発明の実施例を説明する。第
１図に示すように前段のA/D変換回路（図示せず）から
送られてくるｎビット例えば３ビットの表示用データD1
〜D3は、３ビットのバッファ21a,21bに入力される。バ
ッファ21aはタイミング信号発生回路（図示せず）から
与えらるクロックパルスφ２に同期して入力データD1〜
D3の読込みを行ない、バッファ21bはクロックパルスφ
１に同期して入力データD1〜D3の読込みを行なう。上記
クロックパルスφ1,φ２は、周波数が同じで位相のみが
180゜異なる２相のクロックパルスである。そして、上
記バッファ21aに保持されたデータはデータバスラインD
B1を介してラッチ回路23a,23b,…へ送られ、バッファ21
bに保持されたデータはデータバスラインDB2を介してラ
ッチ回路24a,24b,…へ送られる。上記ラッチ回路23a,23
b,…はドットマトリクス型表示パネル例えば液晶表示パ
ネル（図示せず）の奇数番目の信号電極（セグメント電
極）に対応して設けられ、ラッチ回路24a,24b,…は偶数
番目の信号電極に対応して設けられる。そして、上記ラ
ッチ回路23a,23b,…,24a,24b,…には、ラッチクロック
発生回路25からラッチクロックが与えられる。このクラ
ッチクロック発生回路25は、エッジトリガタイプのフリ
ップフロップ261,262,…及びアンド回路271,272,…から
なり、フリップフロップ261,262,…によりシフトレジス
タを構成している。上記フリップフロップ261,262,…
は、奇数段がクロックパルスφ２に同期して動作し、偶
数段がクロックパルスφ１に同期して動作するもので、
タイミング信号発生回路から与えられるラッチタイミン
グ信号φＭをクロックパルスφ2,φ１に同期して順次シ
フトし、その出力信号をアンド回路271,272,…にそれぞ
れ入力する。上記ラッチタイミング信号φＭは、水平同
期信号に同期して与えられるスタート信号である。ま
た、上記アンド回路271,272,…には、奇数段にクロック
パルスφ１が与えられ、偶数段にクロックパルスφ２が
与えられる。そして、上記奇数段のアンド回路271,273,
…の出力信号がラッチ回路23a,23b,…に、また、偶数段
のアンド回路272,274,…の出力信号がラッチ回路24a,24
b,…にラッチクロックとして与えられる。上記ラッチ回
路23a,23b,…24a,24b,…は、上記ラッチクロック発生回
路25からのラッチクロックに同期して入力データをラッ
チし、３ビットのラッチ回路28a,28b,…,29a,29b,…へ
出力する。このラッチ回路28a,28b,…,29a,29b,…は、
タイミング信号発生回路からのラッチパルスφＬに同期
して入力データをラッチし、そのラッチデータD1〜D3を
駆動回路（図示せず）へ出力する。この駆動回路は、上
記ラッチデータD1〜D3により８階調の駆動信号を作成
し、液晶表示パネルの信号電極を表示駆動する。上記ラ
ッチパルスφＬは、水平同期信号に同期して与えられる
信号である。
１図に示すように前段のA/D変換回路（図示せず）から
送られてくるｎビット例えば３ビットの表示用データD1
〜D3は、３ビットのバッファ21a,21bに入力される。バ
ッファ21aはタイミング信号発生回路（図示せず）から
与えらるクロックパルスφ２に同期して入力データD1〜
D3の読込みを行ない、バッファ21bはクロックパルスφ
１に同期して入力データD1〜D3の読込みを行なう。上記
クロックパルスφ1,φ２は、周波数が同じで位相のみが
180゜異なる２相のクロックパルスである。そして、上
記バッファ21aに保持されたデータはデータバスラインD
B1を介してラッチ回路23a,23b,…へ送られ、バッファ21
bに保持されたデータはデータバスラインDB2を介してラ
ッチ回路24a,24b,…へ送られる。上記ラッチ回路23a,23
b,…はドットマトリクス型表示パネル例えば液晶表示パ
ネル（図示せず）の奇数番目の信号電極（セグメント電
極）に対応して設けられ、ラッチ回路24a,24b,…は偶数
番目の信号電極に対応して設けられる。そして、上記ラ
ッチ回路23a,23b,…,24a,24b,…には、ラッチクロック
発生回路25からラッチクロックが与えられる。このクラ
ッチクロック発生回路25は、エッジトリガタイプのフリ
ップフロップ261,262,…及びアンド回路271,272,…から
なり、フリップフロップ261,262,…によりシフトレジス
タを構成している。上記フリップフロップ261,262,…
は、奇数段がクロックパルスφ２に同期して動作し、偶
数段がクロックパルスφ１に同期して動作するもので、
タイミング信号発生回路から与えられるラッチタイミン
グ信号φＭをクロックパルスφ2,φ１に同期して順次シ
フトし、その出力信号をアンド回路271,272,…にそれぞ
れ入力する。上記ラッチタイミング信号φＭは、水平同
期信号に同期して与えられるスタート信号である。ま
た、上記アンド回路271,272,…には、奇数段にクロック
パルスφ１が与えられ、偶数段にクロックパルスφ２が
与えられる。そして、上記奇数段のアンド回路271,273,
…の出力信号がラッチ回路23a,23b,…に、また、偶数段
のアンド回路272,274,…の出力信号がラッチ回路24a,24
b,…にラッチクロックとして与えられる。上記ラッチ回
路23a,23b,…24a,24b,…は、上記ラッチクロック発生回
路25からのラッチクロックに同期して入力データをラッ
チし、３ビットのラッチ回路28a,28b,…,29a,29b,…へ
出力する。このラッチ回路28a,28b,…,29a,29b,…は、
タイミング信号発生回路からのラッチパルスφＬに同期
して入力データをラッチし、そのラッチデータD1〜D3を
駆動回路（図示せず）へ出力する。この駆動回路は、上
記ラッチデータD1〜D3により８階調の駆動信号を作成
し、液晶表示パネルの信号電極を表示駆動する。上記ラ
ッチパルスφＬは、水平同期信号に同期して与えられる
信号である。
次に上記実施例の動作を説明する。前段のA/D変換回
路は、クロックパルスφ1,φ２に同期して動作し、アナ
ログ画像信号を３ビットのデジタルデータD1〜D3に変換
している。すなわち、A/D変換回路は、１水平走査にお
ける画像信号に対し、クロックパルスφ1,φ２により交
互にA/D変換してバッファ21a,21bに出力している。ま
ず、上記クロックパルスφ１によりA/D変換されたデー
タD1〜D3は、クロックパルスφ２に同期してバッファ21
aに読込まれ、次にクロックパルスφ２に同期してA/D変
換されたデータD1〜D3は、クロックパルスφ１に同期し
てバッファ21bに読込まれる。そして、上記バッファ21a
に読込まれたデータは、データバスラインDB1を介して
ラッチ回路23a,23b,…へ送られ、バッファ21bに読込ま
れたデータは、データバスラインDB2を介してラッチ回
路24a,24b,…へ送られる。
路は、クロックパルスφ1,φ２に同期して動作し、アナ
ログ画像信号を３ビットのデジタルデータD1〜D3に変換
している。すなわち、A/D変換回路は、１水平走査にお
ける画像信号に対し、クロックパルスφ1,φ２により交
互にA/D変換してバッファ21a,21bに出力している。ま
ず、上記クロックパルスφ１によりA/D変換されたデー
タD1〜D3は、クロックパルスφ２に同期してバッファ21
aに読込まれ、次にクロックパルスφ２に同期してA/D変
換されたデータD1〜D3は、クロックパルスφ１に同期し
てバッファ21bに読込まれる。そして、上記バッファ21a
に読込まれたデータは、データバスラインDB1を介して
ラッチ回路23a,23b,…へ送られ、バッファ21bに読込ま
れたデータは、データバスラインDB2を介してラッチ回
路24a,24b,…へ送られる。
一方、ラッチクロック発生回路25においては、各水平
走査の開始タイミングでラッチタイミング信号φＭが与
えられる。ラッチクロック発生回路25は、このラッチタ
イミング信号φＭをクロックパルスφ２に同期してフリ
ップフロップ261に読込み、アンド回路271及びフリップ
フロップ262に入力する。この結果、次に与えられるク
ロックパルスφ１がアンド回路272により出力され、ラ
ッチ回路23aへラッチクロックとして送られる。これに
よりラッチ回路23aは、バッファ21aからデータバスライ
ンDB1を介して与えられるデータをラッチする。また、
上記クロックパルスφ１のタイミングでフリップフロッ
プ261の出力がフリップフロップ262に読込まれ、アンド
回路272及びフリップフロップ263に入力される。従っ
て、次に与えられるクロックパルスφ２がアンド回路27
2より出力され、ラッチ回路24aへラッチクロックとして
送られる。これによりラッチ回路24aは、バッファ21bか
らデータバスラインDB2を介して与えられるデータをラ
ッチする。
走査の開始タイミングでラッチタイミング信号φＭが与
えられる。ラッチクロック発生回路25は、このラッチタ
イミング信号φＭをクロックパルスφ２に同期してフリ
ップフロップ261に読込み、アンド回路271及びフリップ
フロップ262に入力する。この結果、次に与えられるク
ロックパルスφ１がアンド回路272により出力され、ラ
ッチ回路23aへラッチクロックとして送られる。これに
よりラッチ回路23aは、バッファ21aからデータバスライ
ンDB1を介して与えられるデータをラッチする。また、
上記クロックパルスφ１のタイミングでフリップフロッ
プ261の出力がフリップフロップ262に読込まれ、アンド
回路272及びフリップフロップ263に入力される。従っ
て、次に与えられるクロックパルスφ２がアンド回路27
2より出力され、ラッチ回路24aへラッチクロックとして
送られる。これによりラッチ回路24aは、バッファ21bか
らデータバスラインDB2を介して与えられるデータをラ
ッチする。
以下、同様にしてA/D変換回路からクロックパルスφ
1,φ２に同期して送られてくるデータD1〜D3は、バッフ
ァ21a,21bに読込まれ、ラッチクロック発生回路25から
出力されるラッチクロックによりラッチ回路23a,23b,
…,24a,24b,…に順次ラッチされる。そして、ラッチ回
路23a,23b,…,24a,24b,…に１ライン分のデータがラッ
チされると、その後、ラッチパルスφＬが与えられ、ラ
ッチ回路23a,23b,…,24a,24b,…にラッチされているデ
ータがラッチ回路28a,28b,…,29a,29b,…に転送され、
画像データD1〜D3として駆動回路（図示せず）へ送られ
る。この駆動路は、ラッチ回路28a,28b,…,29a,29b,…
からのデータD1〜D3により８階調の駆動信号を作成し、
液晶表示パネルの信号電極を表示駆動する。
1,φ２に同期して送られてくるデータD1〜D3は、バッフ
ァ21a,21bに読込まれ、ラッチクロック発生回路25から
出力されるラッチクロックによりラッチ回路23a,23b,
…,24a,24b,…に順次ラッチされる。そして、ラッチ回
路23a,23b,…,24a,24b,…に１ライン分のデータがラッ
チされると、その後、ラッチパルスφＬが与えられ、ラ
ッチ回路23a,23b,…,24a,24b,…にラッチされているデ
ータがラッチ回路28a,28b,…,29a,29b,…に転送され、
画像データD1〜D3として駆動回路（図示せず）へ送られ
る。この駆動路は、ラッチ回路28a,28b,…,29a,29b,…
からのデータD1〜D3により８階調の駆動信号を作成し、
液晶表示パネルの信号電極を表示駆動する。
上記のようにA/D変換回路からの入力データD1〜D3を
バッファ21a,21bに交互に読込み、データバスラインDB
1,DB2を介してラッチ回路23a,23b,…,24a,24b,…に転送
することにより、入力データD1〜D3を２系統に分けて処
理でき、各系統の動作周波数を入力データD1〜D3の転送
周波数の1/2とすることができる。
バッファ21a,21bに交互に読込み、データバスラインDB
1,DB2を介してラッチ回路23a,23b,…,24a,24b,…に転送
することにより、入力データD1〜D3を２系統に分けて処
理でき、各系統の動作周波数を入力データD1〜D3の転送
周波数の1/2とすることができる。
［発明の第２実施例］ 次にこの発明の第２実施例について第２図により説明
する。同図に示すように前段のA/D変換回路（図示せ
ず）から送られてくる３ビットの表示用データD1〜D3
は、３ビットのバッファ21a,21bに入力される。バッフ
ァ21aはタイミング信号発生回路（図示せず）から与え
られるクロックパルスφ２に同期して入力データD1〜D3
の読込みを行ない、バッファ21bはクロックパルスφ１
に同期して入力データD1〜D3の読込みを行なう。そし
て、上記バッファ21a,21bに保持されたデータは、３ビ
ットのバッファ22a,22bへそれぞれ送られる。上記バッ
ファ22aは、入力データをクロックパルスφ１により読
込んでクロックパルスφ２で出力し、バッファ22bは入
力データをクロックパルスφ２により読込んでそのまま
出力する。そして、上記バッファ22aに保持されたデー
タはデータバスラインDB1を介してラッチ回路23a,23b,
…へ送られ、バッファ22bに保持されたデータはデータ
バスラインDB2を介してラッチ回路24a,24b,…へ送られ
る。上記ラッチ回路23a,23b,…,24a,24b,…には、ラッ
チクロック発生回路25Aからラッチクロックが与えられ
る。このラッチクロック発生回路25Aは、クロックパル
スφ２に同期して動作するエッジトリガタイプのフリッ
プフロップ26a,26b,…及びアンド回路27a,27b,…からな
っている。上記フリップフロップ26a,26b,…は、シフト
レジスタを構成しており、タイミング信号発生回路から
与えられるラッチタイミング信号φＭをクロックパルス
φ２に同期して順次シフトし、各フリップフロップ26a,
26b,…の出力信号をアンド回路27a,27b,…にそれぞれ入
力する。また、このアンド回路27a,27b,…にはクロック
パルスφ１が与えられ、各アンド回路27a,27b,…の出力
信号がラッチ回路23a,23b,…及びラッチ回路24a,24b,…
にラッチクロックとして与えられる。上記ラッチ回路23
a,23b,…,24a,24b,…は、上記ラッチクロック発生回路2
5Aからのラッチクロックに同期して入力データをラッチ
し、３ビットのラッチ回路28a,28b,…,29a,29b,…へ出
力する。このラッチ回路28a,28b,…,29a,29b,…は、タ
イミング信号発生回路からのラッチパルスφＬに同期し
て入力データをラッチし、そのラッチデータD1〜D3を駆
動回路（図示せず）へ出力する。
する。同図に示すように前段のA/D変換回路（図示せ
ず）から送られてくる３ビットの表示用データD1〜D3
は、３ビットのバッファ21a,21bに入力される。バッフ
ァ21aはタイミング信号発生回路（図示せず）から与え
られるクロックパルスφ２に同期して入力データD1〜D3
の読込みを行ない、バッファ21bはクロックパルスφ１
に同期して入力データD1〜D3の読込みを行なう。そし
て、上記バッファ21a,21bに保持されたデータは、３ビ
ットのバッファ22a,22bへそれぞれ送られる。上記バッ
ファ22aは、入力データをクロックパルスφ１により読
込んでクロックパルスφ２で出力し、バッファ22bは入
力データをクロックパルスφ２により読込んでそのまま
出力する。そして、上記バッファ22aに保持されたデー
タはデータバスラインDB1を介してラッチ回路23a,23b,
…へ送られ、バッファ22bに保持されたデータはデータ
バスラインDB2を介してラッチ回路24a,24b,…へ送られ
る。上記ラッチ回路23a,23b,…,24a,24b,…には、ラッ
チクロック発生回路25Aからラッチクロックが与えられ
る。このラッチクロック発生回路25Aは、クロックパル
スφ２に同期して動作するエッジトリガタイプのフリッ
プフロップ26a,26b,…及びアンド回路27a,27b,…からな
っている。上記フリップフロップ26a,26b,…は、シフト
レジスタを構成しており、タイミング信号発生回路から
与えられるラッチタイミング信号φＭをクロックパルス
φ２に同期して順次シフトし、各フリップフロップ26a,
26b,…の出力信号をアンド回路27a,27b,…にそれぞれ入
力する。また、このアンド回路27a,27b,…にはクロック
パルスφ１が与えられ、各アンド回路27a,27b,…の出力
信号がラッチ回路23a,23b,…及びラッチ回路24a,24b,…
にラッチクロックとして与えられる。上記ラッチ回路23
a,23b,…,24a,24b,…は、上記ラッチクロック発生回路2
5Aからのラッチクロックに同期して入力データをラッチ
し、３ビットのラッチ回路28a,28b,…,29a,29b,…へ出
力する。このラッチ回路28a,28b,…,29a,29b,…は、タ
イミング信号発生回路からのラッチパルスφＬに同期し
て入力データをラッチし、そのラッチデータD1〜D3を駆
動回路（図示せず）へ出力する。
次に上記第２実施例の動作を説明する。上記したよう
に前段のA/D変換回路は、各水平走査における画像信号
をクロックパルスφ1,φ２により交互にA/D変換してバ
ッファ21a,21bに出力する。まず、上記クロックパルス
φ１によりA/D変換されたデータD1〜D3は、クロックパ
ルスφ２に同期してバッファ21aに読込まれ、次にクロ
ックパルスφ２に同期してA/D変換されたデータD1〜D3
は、クロックパルスφ１に同期してバッファ21bに読込
まれる。そして、上記バッファ21aに読込まれたデータ
は、クロックパルスφ１によりバッファ22aに転送さ
れ、クロックパルスφ２に同期してバッファ22aから出
力される。また、バッファ21bに読込まれたデータは、
クロックパルスφ２に同期してバッファ22bに転送さ
れ、直ちにバッファ22bより出力される。この結果、A/D
変換回路からクロックパルスφ1,φ２の異なるタイミン
グで送られてくるデータは、バッファ22a,22bからクロ
ックパルスφ２に同期した同じタイミングで出力され，
データバスラインDB1,DB2を介してラッチ回路23a,23b,
…,24a,24b,…へ送られる。
に前段のA/D変換回路は、各水平走査における画像信号
をクロックパルスφ1,φ２により交互にA/D変換してバ
ッファ21a,21bに出力する。まず、上記クロックパルス
φ１によりA/D変換されたデータD1〜D3は、クロックパ
ルスφ２に同期してバッファ21aに読込まれ、次にクロ
ックパルスφ２に同期してA/D変換されたデータD1〜D3
は、クロックパルスφ１に同期してバッファ21bに読込
まれる。そして、上記バッファ21aに読込まれたデータ
は、クロックパルスφ１によりバッファ22aに転送さ
れ、クロックパルスφ２に同期してバッファ22aから出
力される。また、バッファ21bに読込まれたデータは、
クロックパルスφ２に同期してバッファ22bに転送さ
れ、直ちにバッファ22bより出力される。この結果、A/D
変換回路からクロックパルスφ1,φ２の異なるタイミン
グで送られてくるデータは、バッファ22a,22bからクロ
ックパルスφ２に同期した同じタイミングで出力され，
データバスラインDB1,DB2を介してラッチ回路23a,23b,
…,24a,24b,…へ送られる。
一方、ラッチクロック発生回路25Aにおいては、各水
平走査の開始タイミングで与えられるラッチタイミング
信号φＭを、クロックパルスφ２に同期して、つまり、
バッファ回路21a,21bの保持データがバッファ回路22a,2
2bを介して出力されるタイミングでフリップフロップ26
aに読込み、アンド回路27a及びフリップフロップ26bに
入力する。この結果、次に与えられるクロックパルスφ
１がアンド回路27aより出力され、ラッチ回路23a,24aへ
ラッチパルスとして送られる。これによりラッチ回路23
a,24aは、バッファ22a,22bからそれぞれデータバスライ
ンDB1,DB2を介して与えられているデータをラッチし、
ラッチ回路28a,29aに出力する。
平走査の開始タイミングで与えられるラッチタイミング
信号φＭを、クロックパルスφ２に同期して、つまり、
バッファ回路21a,21bの保持データがバッファ回路22a,2
2bを介して出力されるタイミングでフリップフロップ26
aに読込み、アンド回路27a及びフリップフロップ26bに
入力する。この結果、次に与えられるクロックパルスφ
１がアンド回路27aより出力され、ラッチ回路23a,24aへ
ラッチパルスとして送られる。これによりラッチ回路23
a,24aは、バッファ22a,22bからそれぞれデータバスライ
ンDB1,DB2を介して与えられているデータをラッチし、
ラッチ回路28a,29aに出力する。
以下、同様にしてA/D変換回路からクロックパルスφ
1,φ２に同期して送られてくるデータD1〜D3が、バッフ
ァ21a,21b及びバッファ22a,22bに読込まれて出力タイミ
ングが備えられ、ラッチクロック発生回路25Aから出力
されるラッチクロックによりラッチ回路23a,23b,…,24
a,24b,…に順次ラッチされる。そして、ラッチ回路23a,
23b,…,24a,24b,…に１ライン分のデータがラッチされ
ると、その後、ラッチパルスφＬが与えられ、ラッチ回
路23a,23b,…,24a,24b,…にラッチされているデータが
ラッチ回路28a,28b,…,29a,29b,…に転送され、画像デ
ータD1〜D3として駆動回路（図示せず）へ送られる。
1,φ２に同期して送られてくるデータD1〜D3が、バッフ
ァ21a,21b及びバッファ22a,22bに読込まれて出力タイミ
ングが備えられ、ラッチクロック発生回路25Aから出力
されるラッチクロックによりラッチ回路23a,23b,…,24
a,24b,…に順次ラッチされる。そして、ラッチ回路23a,
23b,…,24a,24b,…に１ライン分のデータがラッチされ
ると、その後、ラッチパルスφＬが与えられ、ラッチ回
路23a,23b,…,24a,24b,…にラッチされているデータが
ラッチ回路28a,28b,…,29a,29b,…に転送され、画像デ
ータD1〜D3として駆動回路（図示せず）へ送られる。
上記のようにA/D変換回路からの入力データD1〜D3を
バッファ21a,21bに交互に読込み、その後、バッファ22
a,22bにより移送を揃えて２系統のデータバスラインDB
1,DB2を介してラッチ回路23a,23b,…,24a,24b,…に転送
することにより、上記第１の実施例と同様に各系統の動
作周波数を入力データD1〜D3の転送周波数の1/2にでき
ると共に、ラッチクロック発生回路25Aから出力される
１相のラッチクロックにより転送データをラッチ回路23
a,23b,…,24a,24b,…にラッチすることができる。
バッファ21a,21bに交互に読込み、その後、バッファ22
a,22bにより移送を揃えて２系統のデータバスラインDB
1,DB2を介してラッチ回路23a,23b,…,24a,24b,…に転送
することにより、上記第１の実施例と同様に各系統の動
作周波数を入力データD1〜D3の転送周波数の1/2にでき
ると共に、ラッチクロック発生回路25Aから出力される
１相のラッチクロックにより転送データをラッチ回路23
a,23b,…,24a,24b,…にラッチすることができる。
なお、上記実施例では、液晶表示パネルを例にとって
説明したが、本発明はこれに限定されるものでなく、ド
ットマトリクス型の表示パネルを備えた画像表示装置に
適用し得るものである。
説明したが、本発明はこれに限定されるものでなく、ド
ットマトリクス型の表示パネルを備えた画像表示装置に
適用し得るものである。
［発明の効果］ 本発明によれば、表示用データ自体がシフト転送され
るのではなく、１水平同期期間に１回発生されるタイミ
ング信号のみがシフト転送され、表示用データはこのシ
フトされるタイミング信号に同期して順次ラッチされて
いくだけなので、高速で動く回路が少なくて済み、ま
た、バスラインを２系統に分けているので、転送周波数
も1/2で済むという効果がある。
るのではなく、１水平同期期間に１回発生されるタイミ
ング信号のみがシフト転送され、表示用データはこのシ
フトされるタイミング信号に同期して順次ラッチされて
いくだけなので、高速で動く回路が少なくて済み、ま
た、バスラインを２系統に分けているので、転送周波数
も1/2で済むという効果がある。
第１図は本発明の第１実施例を示すブロック図、第２図
は本発明の第２実施例を示すブロック図、第３図は従来
における液晶駆動回路の構成を示すブロック図である。 21a,21b,22a,22b……バッファ回路、23a,23b〜,24a,24b
〜，……ラッチ回路、25,25A……ラッチクロック発生回
路、28a,28b〜,29a,29b〜，……ラッチ回路。
は本発明の第２実施例を示すブロック図、第３図は従来
における液晶駆動回路の構成を示すブロック図である。 21a,21b,22a,22b……バッファ回路、23a,23b〜,24a,24b
〜，……ラッチ回路、25,25A……ラッチクロック発生回
路、28a,28b〜,29a,29b〜，……ラッチ回路。
フロントページの続き (56)参考文献 特開 昭62−272296（ＪＰ，Ａ) 特開 昭61−86796（ＪＰ，Ａ) 特開 昭63−40489（ＪＰ，Ａ) 特開 昭63−261389（ＪＰ，Ａ) 実開 昭62−79297（ＪＰ，Ｕ) 実開 昭63−45587（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】Ａ本の信号電極を有する画像表示装置にお
いて、 ｎビット構成の表示用データを供給する手段と、 ２相のクロックパルスφ１、φ２を供給する手段と、 上記ｎビット構成の表示用データが上記クロックパルス
φ２に同期して出力される第１のバスラインDB1と、 上記ｎビット構成の表示用データが上記クロックパルス
φ１に同期して出力される第２のバスラインDB2と、 １水平同期期間に１回発生されるタイミング信号φＭを
上記２相のクロックパルスφ１、φ２に従って順次シフ
トしていくＡ段のシフトレジスタ（261、262…）と、 上記シフトレジスタ（261、262、…）の奇数段の出力を
一方の入力とし、上記クロックパルスφ１を他方の入力
として第１のラッチクロックを順次出力する第１のゲー
ト回路群（271、273…）と、 上記シフトレジスタ（261、262、…）の偶数段の出力を
一方の入力とし、上記クロックパルスφ２を他方の入力
として第２のラッチクロックを順次出力する第２のゲー
ト回路群（272、274、…）と、 上記第１のバスラインDB1上の表示用データを上記第１
のラッチクロックにより順次ラッチし、上記第２のバス
ラインDB2上の表示用データを上記第２のラッチクロッ
クにより順次ラッチして上記Ａ本の信号電極に供給する
ためのＡ個のラッチ回路（23a、24a、23b、24b、…）
と、 を具備したことを特徴とする画像表示装置。 - 【請求項２】Ａ本の信号電極を有する画像表示装置にお
いて、 ｎビット構成の表示用データを供給する手段と、 ２相のクロックパルスφ１、φ２を供給する手段と、 上記ｎビット構成の表示用データが上記クロックパルス
φ２により読み込まれて次のクロックパルスφ２により
出力される第１のバスラインDB1と、 上記ｎビット構成の表示用データが上記クロックパルス
φ１により読み込まれてφ２により出力される第２のバ
スラインDB2と、 １水平同期期間に１回発生されるタイミング信号φＭを
上記クロックパルスφ２に従って順次シフトしていくA/
2段のシフトレジスタ（26a、26b、…）と、 上記シフトレジスタ（26a、26b、…）の各段の出力を一
方の入力とし、上記クロックパルスφ１を他方の入力と
してラッチクロックを順次出力するA/2個のゲート回路
（27a、27b、…）と、 上記第１及び第２のバスラインDB1、DB2上の表示用デー
タを上記ラッチクロックにより順次ラッチし、上記Ａ本
の信号電極に供給するためのＡ個のラッチ回路（23a、2
4a、23b、24b、…）と、 を具備したことを特徴とする画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302723A JP2638010B2 (ja) | 1987-11-30 | 1987-11-30 | 画像表示装置 |
| US07/276,410 US4965566A (en) | 1987-11-30 | 1988-11-25 | Signal electrode drive circuit for image display apparatus operable under low frequency |
| KR1019880015715A KR910005519B1 (ko) | 1987-11-30 | 1988-11-28 | 화상표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302723A JP2638010B2 (ja) | 1987-11-30 | 1987-11-30 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01142796A JPH01142796A (ja) | 1989-06-05 |
| JP2638010B2 true JP2638010B2 (ja) | 1997-08-06 |
Family
ID=17912390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62302723A Expired - Lifetime JP2638010B2 (ja) | 1987-11-30 | 1987-11-30 | 画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4965566A (ja) |
| JP (1) | JP2638010B2 (ja) |
| KR (1) | KR910005519B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0339787A (ja) * | 1989-07-06 | 1991-02-20 | Sharp Corp | 液晶表示装置の駆動回路 |
| US5229761A (en) * | 1989-12-28 | 1993-07-20 | Casio Computer Co., Ltd. | Voltage generating circuit for driving liquid crystal display device |
| JP2719224B2 (ja) * | 1990-09-28 | 1998-02-25 | シャープ株式会社 | 表示装置の駆動回路 |
| DE69635399T2 (de) | 1995-02-01 | 2006-06-29 | Seiko Epson Corp. | Verfahren und einrichtung zum steuern einer flüssigkristallanzeige |
| KR0161918B1 (ko) * | 1995-07-04 | 1999-03-20 | 구자홍 | 액정표시장치의 데이타 드라이버 |
| GB2319131B (en) * | 1996-11-08 | 1998-12-23 | Lg Electronics Inc | Driver for a liquid crystal display |
| US6437766B1 (en) | 1998-03-30 | 2002-08-20 | Sharp Kabushiki Kaisha | LCD driving circuitry with reduced number of control signals |
| JP6718996B2 (ja) * | 2019-01-17 | 2020-07-08 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1512062A (en) * | 1974-05-13 | 1978-05-24 | Sony Corp | Colour video display apparatus |
| JPS52151744U (ja) * | 1976-05-14 | 1977-11-17 | ||
| JPS57201295A (en) * | 1981-06-04 | 1982-12-09 | Sony Corp | Two-dimensional address device |
| JPS5927687A (ja) * | 1982-08-04 | 1984-02-14 | Casio Comput Co Ltd | ポケツタブルテレビジヨン受像機 |
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
| JPS59138184A (ja) * | 1983-01-28 | 1984-08-08 | Citizen Watch Co Ltd | マトリクスカラ−テレビパネル駆動回路 |
| US4822142A (en) * | 1986-12-23 | 1989-04-18 | Hosiden Electronics Co. Ltd. | Planar display device |
| JPS62271570A (ja) * | 1987-02-06 | 1987-11-25 | Seiko Epson Corp | 液晶表示装置のａｄ変換方式 |
-
1987
- 1987-11-30 JP JP62302723A patent/JP2638010B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-25 US US07/276,410 patent/US4965566A/en not_active Expired - Lifetime
- 1988-11-28 KR KR1019880015715A patent/KR910005519B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4965566A (en) | 1990-10-23 |
| JPH01142796A (ja) | 1989-06-05 |
| KR890008745A (ko) | 1989-07-12 |
| KR910005519B1 (ko) | 1991-07-31 |
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