JPH0744124A - マトリクス型表示駆動装置及びマトリクス型表示装置 - Google Patents
マトリクス型表示駆動装置及びマトリクス型表示装置Info
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- JPH0744124A JPH0744124A JP18654593A JP18654593A JPH0744124A JP H0744124 A JPH0744124 A JP H0744124A JP 18654593 A JP18654593 A JP 18654593A JP 18654593 A JP18654593 A JP 18654593A JP H0744124 A JPH0744124 A JP H0744124A
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Abstract
(57)【要約】
【目的】 液晶駆動回路に関するシリアル表示データ信
号の直列・並列変換において、少ない動作回数で直列・
並列変換が可能な回路を実現することにより、低消費電
力のマトリクス型表示駆動装置を提供することにある。 【構成】 液晶表示駆動回路における表示データＤＡ１
の直列・並列変換回路は、基本クロックＣＰ１に基づい
てその周期だけ互いに順次遅れたパルスを持つ複数の割
り付け順序信号Ｑ1 ′, Ｑ2 ′を発生するラッチタイミ
ング割り付け回路１０と、割り付け順序信号Ｑ1 ′, Ｑ
2 ′により表示データ信号ＤＡ１に順番に含まれるデー
タを時間順序的にラッチするデータ抽出用ラッチ回路２
０1,２０5から構成されている。データ抽出用ラッチ回
路２０1 は最初の基本クロックパルスで１番目のビット
のデータ（ｄ1 ）を受け取る。データ抽出用ラッチ回路
２０5 は次の基本クロックパルスで２番目のビットのデ
ータ（ｄ2 ）を受け取る。
号の直列・並列変換において、少ない動作回数で直列・
並列変換が可能な回路を実現することにより、低消費電
力のマトリクス型表示駆動装置を提供することにある。 【構成】 液晶表示駆動回路における表示データＤＡ１
の直列・並列変換回路は、基本クロックＣＰ１に基づい
てその周期だけ互いに順次遅れたパルスを持つ複数の割
り付け順序信号Ｑ1 ′, Ｑ2 ′を発生するラッチタイミ
ング割り付け回路１０と、割り付け順序信号Ｑ1 ′, Ｑ
2 ′により表示データ信号ＤＡ１に順番に含まれるデー
タを時間順序的にラッチするデータ抽出用ラッチ回路２
０1,２０5から構成されている。データ抽出用ラッチ回
路２０1 は最初の基本クロックパルスで１番目のビット
のデータ（ｄ1 ）を受け取る。データ抽出用ラッチ回路
２０5 は次の基本クロックパルスで２番目のビットのデ
ータ（ｄ2 ）を受け取る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等のマト
リクス型表示装置に関し、特に、表示データを直列・並
列変換してマトリクス型表示体の信号電極に対し駆動電
圧を印加するマトリクス型表示駆動装置に関する。
リクス型表示装置に関し、特に、表示データを直列・並
列変換してマトリクス型表示体の信号電極に対し駆動電
圧を印加するマトリクス型表示駆動装置に関する。
【０００２】
【従来の技術】従来、線順次駆動方式の液晶表示装置
（ＬＣＤ）の信号電極駆動回路は、図３に示すように、
シリアル表示データ信号ＤＡ１〜ＤＡ４を基本クロック
ＣＰ１でシフトさせてそれぞれ直列・並列変換するシフ
トレジスタＳＲ１〜ＳＲ４と、シフトレジスタＳＲ１〜
ＳＲ４の各ビット出力をラッチパルス（ラインラッチパ
ルス）ＣＰ２でラッチするラッチ部ＬＡと、ラッチ部Ｌ
Ａの出力Ｑ１〜Ｑ８のバッファ用インバータＩＮＶ1 〜
ＩＮＶ8 を介した反転信号を高電位ＶH の論理振幅レベ
ルに変換して液晶表示パネルの信号電極に駆動電圧Ｙ１
〜Ｙ８を供給するレベルシフタ（選択回路）ＬＳとを有
している。図３では、理解を容易にするために、便宜
上、４本の表示データラインＤＡ１〜ＤＡ４を用い、４
本の信号電極を１ブロックとして２ブロック表示（１ラ
イン８ビットの表示）をする場合を示してある。２発の
基本クロックパルスによって１ライン分の表示データの
転送（直列・並列変換）が完了する。表示データ信号Ｄ
Ａ１は１ビット目と５ビット目の信号電極（列電極）に
対して駆動電圧Ｙ１とＹ５を与える。同様に、表示デー
タ信号ＤＡ２は駆動電圧Ｙ２とＹ６、表示データ信号Ｄ
Ａ３は駆動電圧Ｙ３とＹ７、表示データ信号ＤＡ４は駆
動電圧Ｙ４とＹ８をそれぞれ与える。
（ＬＣＤ）の信号電極駆動回路は、図３に示すように、
シリアル表示データ信号ＤＡ１〜ＤＡ４を基本クロック
ＣＰ１でシフトさせてそれぞれ直列・並列変換するシフ
トレジスタＳＲ１〜ＳＲ４と、シフトレジスタＳＲ１〜
ＳＲ４の各ビット出力をラッチパルス（ラインラッチパ
ルス）ＣＰ２でラッチするラッチ部ＬＡと、ラッチ部Ｌ
Ａの出力Ｑ１〜Ｑ８のバッファ用インバータＩＮＶ1 〜
ＩＮＶ8 を介した反転信号を高電位ＶH の論理振幅レベ
ルに変換して液晶表示パネルの信号電極に駆動電圧Ｙ１
〜Ｙ８を供給するレベルシフタ（選択回路）ＬＳとを有
している。図３では、理解を容易にするために、便宜
上、４本の表示データラインＤＡ１〜ＤＡ４を用い、４
本の信号電極を１ブロックとして２ブロック表示（１ラ
イン８ビットの表示）をする場合を示してある。２発の
基本クロックパルスによって１ライン分の表示データの
転送（直列・並列変換）が完了する。表示データ信号Ｄ
Ａ１は１ビット目と５ビット目の信号電極（列電極）に
対して駆動電圧Ｙ１とＹ５を与える。同様に、表示デー
タ信号ＤＡ２は駆動電圧Ｙ２とＹ６、表示データ信号Ｄ
Ａ３は駆動電圧Ｙ３とＹ７、表示データ信号ＤＡ４は駆
動電圧Ｙ４とＹ８をそれぞれ与える。
【０００３】ここで、シリアル信号である表示データ信
号ＤＡ１がシフトレジスタＳＲ１とラッチ回路ＬＡ１及
びＬＡ５でパラレル信号Ｑ１及びＱ５に変換される場合
を説明する。今、図４に示すように、例えば表示データ
信号ＤＡ１は基本クロックＣＰ１に同期してデータｄ1
（Ｈ）→ｄ2 （Ｌ）→ｄ1 （Ｈ）→ｄ2 （Ｈ）→ｄ
1（Ｌ）→ｄ2 （Ｌ）→ｄ1 （Ｌ）…を担持しているも
のとする。シフトレジスタＳＲ１のＤ型フリップフロッ
プ１ａの出力Ｑ11は基本クロックＣＰ１の立ち上がり時
においてその際の表示データの論理レベルに設定される
ため、基本クロックＣＰ１の１発目のパルスの発生でＤ
型フリップフロップ１ａは最初（１ビット目）のデータ
ｄ1 （Ｈ）を受け取る。次に、基本クロックＣＰ１の２
発目のパルスが発生すると、Ｄ型フリップフロップ１ａ
は２ビット目のデータｄ2 （Ｌ）を受け取ると共に、次
段のフリップフロップ１ｂはＤ型フリップフロップ１ａ
の１ビット目のデータｄ1 （Ｈ）を受け取る。そして、
２発目の基本クロックＣＰ１の後、ラッチパルス（タイ
ミングパルス）ＣＰ２が発生すると、１ビット目のデー
タｄ1 （Ｈ）はラッチ回路ＬＡ１で、２ビット目のデー
タｄ2 （Ｌ）はラッチ回路ＬＡ５でラッチされて一斉に
出力され、次のラッチパルスの発生する迄の間出力Ｑ１
をＨに、出力Ｑ５をＬに維持する。
号ＤＡ１がシフトレジスタＳＲ１とラッチ回路ＬＡ１及
びＬＡ５でパラレル信号Ｑ１及びＱ５に変換される場合
を説明する。今、図４に示すように、例えば表示データ
信号ＤＡ１は基本クロックＣＰ１に同期してデータｄ1
（Ｈ）→ｄ2 （Ｌ）→ｄ1 （Ｈ）→ｄ2 （Ｈ）→ｄ
1（Ｌ）→ｄ2 （Ｌ）→ｄ1 （Ｌ）…を担持しているも
のとする。シフトレジスタＳＲ１のＤ型フリップフロッ
プ１ａの出力Ｑ11は基本クロックＣＰ１の立ち上がり時
においてその際の表示データの論理レベルに設定される
ため、基本クロックＣＰ１の１発目のパルスの発生でＤ
型フリップフロップ１ａは最初（１ビット目）のデータ
ｄ1 （Ｈ）を受け取る。次に、基本クロックＣＰ１の２
発目のパルスが発生すると、Ｄ型フリップフロップ１ａ
は２ビット目のデータｄ2 （Ｌ）を受け取ると共に、次
段のフリップフロップ１ｂはＤ型フリップフロップ１ａ
の１ビット目のデータｄ1 （Ｈ）を受け取る。そして、
２発目の基本クロックＣＰ１の後、ラッチパルス（タイ
ミングパルス）ＣＰ２が発生すると、１ビット目のデー
タｄ1 （Ｈ）はラッチ回路ＬＡ１で、２ビット目のデー
タｄ2 （Ｌ）はラッチ回路ＬＡ５でラッチされて一斉に
出力され、次のラッチパルスの発生する迄の間出力Ｑ１
をＨに、出力Ｑ５をＬに維持する。
【０００４】
【発明が解決しようとする課題】上記の信号電極駆動回
路における直列・並列変換回路たるシフトレジスタＳＲ
１〜ＳＲ４においては、基本クロックが加わる度に各段
のＤ型フリップフロップ１ａ，１ｂがシフト動作を行な
う。シフトレジスタＳＲ１〜ＳＲ４は、通常４０ビット
以上で８０ビットを超えるものもある。ここで、シフト
レジスタＳＲ１の段数（ビット数）をＮとすると、線順
次駆動方式では各段のＮ回のシフト動作で１ライン分の
表示データ（ｄ1 ，…，ｄN ）が直列・並列変換される
ので、総シフト回数はＮ2 となる。例えば１ライン１０
０ビットの場合は１ライン分の表示データの転送に、１
万回のシフト回数になっている。従って、画素数が大き
な液晶パネルになるに従い、Ｄ型フリップフロップの動
作回数が２乗的に増大し、Ｄ型フリップフロップを構成
するＣＭＯＳインバータの貫通電流の流れる度合いが非
常に多くなり、電力消費が問題となる。尤も、表示デー
タの隣接ビットが同じレベルであれば、Ｄ型フリップフ
ロップ内のインバータの反転動作は行なわれないため、
貫通電流は生じないものの、表示データの隣接ビッドが
交互に異なる最悪の場合（ランダムな場合）を想定する
と、１ライン分での総反転動作の回数は最大Ｎ2 回であ
る。また４本の表示データ線ＤＡ１〜ＤＡ４があれば、
最大４Ｎ2 回である。
路における直列・並列変換回路たるシフトレジスタＳＲ
１〜ＳＲ４においては、基本クロックが加わる度に各段
のＤ型フリップフロップ１ａ，１ｂがシフト動作を行な
う。シフトレジスタＳＲ１〜ＳＲ４は、通常４０ビット
以上で８０ビットを超えるものもある。ここで、シフト
レジスタＳＲ１の段数（ビット数）をＮとすると、線順
次駆動方式では各段のＮ回のシフト動作で１ライン分の
表示データ（ｄ1 ，…，ｄN ）が直列・並列変換される
ので、総シフト回数はＮ2 となる。例えば１ライン１０
０ビットの場合は１ライン分の表示データの転送に、１
万回のシフト回数になっている。従って、画素数が大き
な液晶パネルになるに従い、Ｄ型フリップフロップの動
作回数が２乗的に増大し、Ｄ型フリップフロップを構成
するＣＭＯＳインバータの貫通電流の流れる度合いが非
常に多くなり、電力消費が問題となる。尤も、表示デー
タの隣接ビットが同じレベルであれば、Ｄ型フリップフ
ロップ内のインバータの反転動作は行なわれないため、
貫通電流は生じないものの、表示データの隣接ビッドが
交互に異なる最悪の場合（ランダムな場合）を想定する
と、１ライン分での総反転動作の回数は最大Ｎ2 回であ
る。また４本の表示データ線ＤＡ１〜ＤＡ４があれば、
最大４Ｎ2 回である。
【０００５】図５（ａ）はＤ型フリップフロップの素子
構成を示す回路図で、図５（ｂ）はラッチ回路の素子構
成を示す回路図である。これらの図から明らかなよう
に、Ｄ型フリップフロップのＣＭＯＳの素子数はラッチ
回路のそれの略２倍である。従って、１反転動作におい
てＤ型フリップフロップはラッチ回路に比べて２倍の貫
通電流を消費する。従って、このＤ型フリップフロップ
１個の消費電力の多さと、総シフト動作回数の多さによ
って、液晶パネルの大規模化を図るにつれてシフトレジ
スＳＲ１〜ＳＲ４の消費電力が著しくなる。また、Ｄ型
フリップフロップのＣＭＯＳの素子数はラッチ回路のそ
れの略２倍であるので、液晶パネルの大規模化において
は、駆動ＩＣのシフトレジスタの素子面積が増大し、チ
ップサイズの大型化を招いてしまう。
構成を示す回路図で、図５（ｂ）はラッチ回路の素子構
成を示す回路図である。これらの図から明らかなよう
に、Ｄ型フリップフロップのＣＭＯＳの素子数はラッチ
回路のそれの略２倍である。従って、１反転動作におい
てＤ型フリップフロップはラッチ回路に比べて２倍の貫
通電流を消費する。従って、このＤ型フリップフロップ
１個の消費電力の多さと、総シフト動作回数の多さによ
って、液晶パネルの大規模化を図るにつれてシフトレジ
スＳＲ１〜ＳＲ４の消費電力が著しくなる。また、Ｄ型
フリップフロップのＣＭＯＳの素子数はラッチ回路のそ
れの略２倍であるので、液晶パネルの大規模化において
は、駆動ＩＣのシフトレジスタの素子面積が増大し、チ
ップサイズの大型化を招いてしまう。
【０００６】そこで上記問題点に鑑み、本発明の第１の
課題は、直列・並列変換において少ない動作回数で直列
・並列変換が可能の回路を実現することにより低消費電
力のマトリクス型表示駆動装置を提供することにあり、
第２に素子面積の縮小化を図り得るマトリクス型表示駆
動装置を提供することにある。
課題は、直列・並列変換において少ない動作回数で直列
・並列変換が可能の回路を実現することにより低消費電
力のマトリクス型表示駆動装置を提供することにあり、
第２に素子面積の縮小化を図り得るマトリクス型表示駆
動装置を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、シリアル表示データ信号をパラレル信号
へ変換する直列・並列変換回路を有するマトリクス型表
示駆動装置において、その直列・並列変換回路を、基本
クロックに基づいてその周期だけ互いに順次遅れたパル
スを持つ割り付け順序信号の群を発生するラッチタイミ
ング割り付け手段と、割り付け順序信号によってシリア
ル表示データ信号から対応するビットのデータをラッチ
する複数のデータ抽出用ラッチ手段とを以て構成した点
に特徴を有する。そのラッチタイミング割り付け手段は
シフトレジスタを用いて構成することができる。また、
直列・並列変換回路は１個に限らず、複数のシリアル表
示データ信号を転送する複数系統で構成されていても良
い。
に、本発明は、シリアル表示データ信号をパラレル信号
へ変換する直列・並列変換回路を有するマトリクス型表
示駆動装置において、その直列・並列変換回路を、基本
クロックに基づいてその周期だけ互いに順次遅れたパル
スを持つ割り付け順序信号の群を発生するラッチタイミ
ング割り付け手段と、割り付け順序信号によってシリア
ル表示データ信号から対応するビットのデータをラッチ
する複数のデータ抽出用ラッチ手段とを以て構成した点
に特徴を有する。そのラッチタイミング割り付け手段は
シフトレジスタを用いて構成することができる。また、
直列・並列変換回路は１個に限らず、複数のシリアル表
示データ信号を転送する複数系統で構成されていても良
い。
【０００８】そして、このような構成のマトリクス型表
示駆動装置は好適にマトリクス型表示装置に採用でき
る。
示駆動装置は好適にマトリクス型表示装置に採用でき
る。
【０００９】
【作用】本発明では、シリアル表示データを基準クロッ
クでシフトさせて直列・並列変換するのではなく、表示
データのビット順番に対応してデータを受け取るラッチ
手段が複数設けられている。このため、１ライン分の表
示データの変換においては、１ラインを構成するビット
数と等しい回数のラッチ動作が行なわれることになる。
ある１つのラッチ手段の動作時には他のすべてのラッチ
手段は非動作状態になる。従って、従来がビット数の２
乗のシフト動作回数が必要であるのに比べ、著しい動作
回数の低減を図ることができる。また、ラッチ手段の素
子数はシフトレジスタに比べ略半分であるので、貫通電
流の流れる箇所数は従来に比べ対数的に減少している。
このため、消費電力の低減を大幅に図ることができる。
クでシフトさせて直列・並列変換するのではなく、表示
データのビット順番に対応してデータを受け取るラッチ
手段が複数設けられている。このため、１ライン分の表
示データの変換においては、１ラインを構成するビット
数と等しい回数のラッチ動作が行なわれることになる。
ある１つのラッチ手段の動作時には他のすべてのラッチ
手段は非動作状態になる。従って、従来がビット数の２
乗のシフト動作回数が必要であるのに比べ、著しい動作
回数の低減を図ることができる。また、ラッチ手段の素
子数はシフトレジスタに比べ略半分であるので、貫通電
流の流れる箇所数は従来に比べ対数的に減少している。
このため、消費電力の低減を大幅に図ることができる。
【００１０】ラッチタイミング割り付け手段をシフトレ
ジスタで構成した場合は、１ラインの変換においてシフ
ト動作の回数は出力ビット数の２乗になるが、各段は１
ラインで１回の反転動作を行なうのみであるから、反転
動作回数は出力ビット数と等しく、ラッチタイミング割
り付け手段での電力消費は相対的に問題とはならない。
ジスタで構成した場合は、１ラインの変換においてシフ
ト動作の回数は出力ビット数の２乗になるが、各段は１
ラインで１回の反転動作を行なうのみであるから、反転
動作回数は出力ビット数と等しく、ラッチタイミング割
り付け手段での電力消費は相対的に問題とはならない。
【００１１】１個の直列・並列変換回路では、素子数の
削減の効果を上がらないが、複数系統の直列・並列変換
回路を有する構成においては、ラッチ手段の素子数はシ
フトレジスタに比べ略半分であるので、総素子数の低減
を図ることができ、チップサイズの節約に寄与する。
削減の効果を上がらないが、複数系統の直列・並列変換
回路を有する構成においては、ラッチ手段の素子数はシ
フトレジスタに比べ略半分であるので、総素子数の低減
を図ることができ、チップサイズの節約に寄与する。
【００１２】
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００１３】図１は本発明の実施例に係る液晶表示駆動
回路を示すブロック図である。なお、図１において図３
に示す部分と同一部分に同一符号を付し、その説明は省
略する。この液晶表示駆動回路（信号電極駆動回路）に
おける表示データＤＡ１〜ＤＡ４の直列・並列変換回路
は、基本クロックＣＰ１に基づいてその周期だけ互いに
順次遅れたパルスを持つ複数の割り付け順序信号Ｑ1 ′
, Ｑ2 ′を発生するラッチタイミング割り付け回路１０
と、割り付け順序信号Ｑ1 ′, Ｑ2 ′により表示データ
信号ＤＡ１〜ＤＡ４に順番に含まれるデータを時間順序
的にラッチするデータ抽出用ラッチ回路部２０とから構
成されている。
回路を示すブロック図である。なお、図１において図３
に示す部分と同一部分に同一符号を付し、その説明は省
略する。この液晶表示駆動回路（信号電極駆動回路）に
おける表示データＤＡ１〜ＤＡ４の直列・並列変換回路
は、基本クロックＣＰ１に基づいてその周期だけ互いに
順次遅れたパルスを持つ複数の割り付け順序信号Ｑ1 ′
, Ｑ2 ′を発生するラッチタイミング割り付け回路１０
と、割り付け順序信号Ｑ1 ′, Ｑ2 ′により表示データ
信号ＤＡ１〜ＤＡ４に順番に含まれるデータを時間順序
的にラッチするデータ抽出用ラッチ回路部２０とから構
成されている。
【００１４】タイミング割り付け回路１０は、基本クロ
ックＣＰ１及びラッチパルスＣＰ２を基に、ラッチパル
スＣＰ１と同一の周期を持つタイミング信号ＣＰ１Ａ及
び基本クロックＣＰ１と同一の周期を持つタイミング信
号ＣＰ１Ｂを作成するタイミング回路１２と、タイミン
グ信号ＣＰ１Ｂをクロック入力としタイミング信号ＣＰ
１Ａをデータ入力とするＤ型フリップフロップ１３と、
Ｄ型フリップフロップ１３の出力Ｑ1 及び基本クロック
ＣＰ１を２入力とするアンドゲート１４と、Ｄ型フリッ
プフロップ１３の出力Ｑ1 をデータ入力としタイミング
信号ＣＰ１Ｂをクロック入力とする２段目のＤ型フリッ
プフロップ１５と、Ｄ型フリップフロップ１５の出力Ｑ
2 及び基本クロックＣＰ１を２入力とするアンドゲート
１６とから構成されている。第１段目のＤ型フリップフ
ロップ１３と第２段目のＤ型フリップフロップ１５はシ
フトレジスタを構成している。
ックＣＰ１及びラッチパルスＣＰ２を基に、ラッチパル
スＣＰ１と同一の周期を持つタイミング信号ＣＰ１Ａ及
び基本クロックＣＰ１と同一の周期を持つタイミング信
号ＣＰ１Ｂを作成するタイミング回路１２と、タイミン
グ信号ＣＰ１Ｂをクロック入力としタイミング信号ＣＰ
１Ａをデータ入力とするＤ型フリップフロップ１３と、
Ｄ型フリップフロップ１３の出力Ｑ1 及び基本クロック
ＣＰ１を２入力とするアンドゲート１４と、Ｄ型フリッ
プフロップ１３の出力Ｑ1 をデータ入力としタイミング
信号ＣＰ１Ｂをクロック入力とする２段目のＤ型フリッ
プフロップ１５と、Ｄ型フリップフロップ１５の出力Ｑ
2 及び基本クロックＣＰ１を２入力とするアンドゲート
１６とから構成されている。第１段目のＤ型フリップフ
ロップ１３と第２段目のＤ型フリップフロップ１５はシ
フトレジスタを構成している。
【００１５】なお、タイミング回路１２内に分周回路を
含ませることにより、ラッチパルスＣＰ２を用いずにタ
イミング信号ＣＰ１Ａを作成することもできる。しか
し、素子数等の低減のためにはラッチパルスＣＰ２の波
形成形を行いタイミング信号ＣＰ１Ａを作成することが
望ましい。
含ませることにより、ラッチパルスＣＰ２を用いずにタ
イミング信号ＣＰ１Ａを作成することもできる。しか
し、素子数等の低減のためにはラッチパルスＣＰ２の波
形成形を行いタイミング信号ＣＰ１Ａを作成することが
望ましい。
【００１６】図１では、理解を容易にするために、便宜
上、４本の表示データラインＤＡ１〜ＤＡ４を用い、４
本の信号電極を１ブロックとして２ブロック表示（１ラ
イン８ビットの表示）をする場合を示してある。従っ
て、表示データラインＤＡ１に対してはラッチ回路２０
1,２０5 がデータ抽出用ラッチ回路部を構成している。
上、４本の表示データラインＤＡ１〜ＤＡ４を用い、４
本の信号電極を１ブロックとして２ブロック表示（１ラ
イン８ビットの表示）をする場合を示してある。従っ
て、表示データラインＤＡ１に対してはラッチ回路２０
1,２０5 がデータ抽出用ラッチ回路部を構成している。
【００１７】同様に、表示データラインＤＡ２に対して
はラッチ回路２０2,２０6 、表示データラインＤＡ３に
対してはラッチ回路２０3,２０7 、表示データラインＤ
Ａ４に対してはラッチ回路２０4,２０8 がそれぞれデー
タ抽出用ラッチ回路部を構成している。また、本例では
２ブロック構成であるため、２発の基本クロックパルス
によって１ライン分の表示データの転送が完了する。
はラッチ回路２０2,２０6 、表示データラインＤＡ３に
対してはラッチ回路２０3,２０7 、表示データラインＤ
Ａ４に対してはラッチ回路２０4,２０8 がそれぞれデー
タ抽出用ラッチ回路部を構成している。また、本例では
２ブロック構成であるため、２発の基本クロックパルス
によって１ライン分の表示データの転送が完了する。
【００１８】ここで、シリアル信号である表示データ信
号ＤＡ１がパラレル信号Ｑ１及びＱ５に変換される場合
を説明する。今、図２に示すように、例えば表示データ
信号ＤＡ１は基本クロックＣＰ１に同期してデータｄ1
（Ｈ）→ｄ2 （Ｌ）→ｄ1 （Ｈ）→ｄ2 （Ｈ）→ｄ
1 （Ｌ）→ｄ2 （Ｌ）→ｄ1 （Ｌ）…を担持しているも
のとする。タイミング回路１２は基本クロックＣＰ１及
びラッチパルスＣＰ２を基にラッチパルスＣＰ１と同一
の周期を持つタイミング信号ＣＰ１Ａ及び基本クロック
ＣＰ１と同一の周期を持つタイミング信号ＣＰ１Ｂを出
力している。従って、Ｄ型フリップフロップ１３の出力
Ｑ1 はタイミング信号ＣＰ１Ａの若干遅延した波形とな
り、またＤ型フリップフロップ１５の出力Ｑ2 は出力Ｑ
1 の逆相波形となる。アンドゲート１４の割り付け順序
信号Ｑ1 ′は図２に示すように基本クロックＣＰ１の奇
数パルスのみが現れた波形であり、他方アンドゲート１
６の割り付け順序信号Ｑ2 ′は基本クロックＣＰ１の奇
数パルスのみが現れた波形である。割り付け順序信号Ｑ
1 ′が発生すると、ラッチ回路２０1,は１ビット目の表
示データｄ（Ｈ）をラッチする。この時点では他のラッ
チ回路は非動作状態である。また割り付け順序信号
Ｑ2 ′が発生すると、ラッチ回路２０5 は２ビット目の
表示データｄ（Ｌ）をラッチする。２ビット目の表示デ
ータｄ（Ｌ）がラッチされると、ラインラッチパルスＣ
Ｐ２が発生し、１ビット目のデータｄ1 （Ｈ）はラッチ
回路ＬＡ１で、２ビット目のデータｄ2 （Ｌ）はラッチ
回路ＬＡ５でラッチされて一斉に出力され、次のラッチ
パルスの発生する迄の間出力Ｑ１をＨに、出力Ｑ５をＬ
に維持する。
号ＤＡ１がパラレル信号Ｑ１及びＱ５に変換される場合
を説明する。今、図２に示すように、例えば表示データ
信号ＤＡ１は基本クロックＣＰ１に同期してデータｄ1
（Ｈ）→ｄ2 （Ｌ）→ｄ1 （Ｈ）→ｄ2 （Ｈ）→ｄ
1 （Ｌ）→ｄ2 （Ｌ）→ｄ1 （Ｌ）…を担持しているも
のとする。タイミング回路１２は基本クロックＣＰ１及
びラッチパルスＣＰ２を基にラッチパルスＣＰ１と同一
の周期を持つタイミング信号ＣＰ１Ａ及び基本クロック
ＣＰ１と同一の周期を持つタイミング信号ＣＰ１Ｂを出
力している。従って、Ｄ型フリップフロップ１３の出力
Ｑ1 はタイミング信号ＣＰ１Ａの若干遅延した波形とな
り、またＤ型フリップフロップ１５の出力Ｑ2 は出力Ｑ
1 の逆相波形となる。アンドゲート１４の割り付け順序
信号Ｑ1 ′は図２に示すように基本クロックＣＰ１の奇
数パルスのみが現れた波形であり、他方アンドゲート１
６の割り付け順序信号Ｑ2 ′は基本クロックＣＰ１の奇
数パルスのみが現れた波形である。割り付け順序信号Ｑ
1 ′が発生すると、ラッチ回路２０1,は１ビット目の表
示データｄ（Ｈ）をラッチする。この時点では他のラッ
チ回路は非動作状態である。また割り付け順序信号
Ｑ2 ′が発生すると、ラッチ回路２０5 は２ビット目の
表示データｄ（Ｌ）をラッチする。２ビット目の表示デ
ータｄ（Ｌ）がラッチされると、ラインラッチパルスＣ
Ｐ２が発生し、１ビット目のデータｄ1 （Ｈ）はラッチ
回路ＬＡ１で、２ビット目のデータｄ2 （Ｌ）はラッチ
回路ＬＡ５でラッチされて一斉に出力され、次のラッチ
パルスの発生する迄の間出力Ｑ１をＨに、出力Ｑ５をＬ
に維持する。
【００１９】このように、駆動回路における表示データ
ＤＡ１〜ＤＡ４の直列・並列変換回路は、ラッチタイミ
ング割り付け回路１０と、データ抽出用ラッチ回路部２
０とから構成されており、表示データ信号のシフト動作
は行なわれない。表示データの各ビットのみに対応した
受け取り用（データ抽出用）のラッチ回路２０1,２０1
が設けられているので、１ライン分の表示データの転送
の際には各ラッチ回路２０1,２０1 はそれぞれ１回だけ
のラッチ動作を行なう。従って、１ラインＮビットの場
合はＮ回のラッチ動作だけで済む。１００ビットの場合
は１００回のラッチ動作で表示データの直列・並列変換
を実行できる。従来のシフトレジスタは１万回のシフト
動作が必要であったのに比べると、動作回数が対数的に
圧縮でき、消費電力の大幅削減の効果を奏する。また、
本例の動作はシフト動作でなくラッチ動作である。図５
（ａ），（ｂ）での対比から明らかなように、ラッチ回
路で直列・並列変換回路が構成されているので、ＣＭＯ
Ｓインバータの素子数を半減できる。これは貫通電流の
流れる経路が半減することを意味しているので、この点
からの大幅な電力消費の削減化を図ることができる。こ
こで、Ｄ型フリップフロップ内のＣＭＯＳの素子数をｎ
とし、ラッチ回路内のＣＭＯＳの素子数をｎ／２とする
と、１ライン分の表示データの転送において貫通電流の
生じる箇所は、従来のシフトレジスタのときはｎＮ2 で
あるのに対し、本例のときはｎＮ／２である。本例の電
力消費は従来に比べ１／２Ｎとなる。これはビット数Ｎ
が増加すればするほど節電効果が顕著となる。因に５０
ビットのときは従来の消費電力の１％となってしまう。
ＤＡ１〜ＤＡ４の直列・並列変換回路は、ラッチタイミ
ング割り付け回路１０と、データ抽出用ラッチ回路部２
０とから構成されており、表示データ信号のシフト動作
は行なわれない。表示データの各ビットのみに対応した
受け取り用（データ抽出用）のラッチ回路２０1,２０1
が設けられているので、１ライン分の表示データの転送
の際には各ラッチ回路２０1,２０1 はそれぞれ１回だけ
のラッチ動作を行なう。従って、１ラインＮビットの場
合はＮ回のラッチ動作だけで済む。１００ビットの場合
は１００回のラッチ動作で表示データの直列・並列変換
を実行できる。従来のシフトレジスタは１万回のシフト
動作が必要であったのに比べると、動作回数が対数的に
圧縮でき、消費電力の大幅削減の効果を奏する。また、
本例の動作はシフト動作でなくラッチ動作である。図５
（ａ），（ｂ）での対比から明らかなように、ラッチ回
路で直列・並列変換回路が構成されているので、ＣＭＯ
Ｓインバータの素子数を半減できる。これは貫通電流の
流れる経路が半減することを意味しているので、この点
からの大幅な電力消費の削減化を図ることができる。こ
こで、Ｄ型フリップフロップ内のＣＭＯＳの素子数をｎ
とし、ラッチ回路内のＣＭＯＳの素子数をｎ／２とする
と、１ライン分の表示データの転送において貫通電流の
生じる箇所は、従来のシフトレジスタのときはｎＮ2 で
あるのに対し、本例のときはｎＮ／２である。本例の電
力消費は従来に比べ１／２Ｎとなる。これはビット数Ｎ
が増加すればするほど節電効果が顕著となる。因に５０
ビットのときは従来の消費電力の１％となってしまう。
【００２０】ここで、本例のラッチ回路部ＬＡは１ライ
ン分の表示データを一斉に出力させる待ち合わせ機能を
有しているが、最終ビットのラッチ回路ＬＡ５〜ＬＡ８
又はラッチ回路２０5 〜２０8 のいずれか一方を省略す
ることが原理的に可能である。
ン分の表示データを一斉に出力させる待ち合わせ機能を
有しているが、最終ビットのラッチ回路ＬＡ５〜ＬＡ８
又はラッチ回路２０5 〜２０8 のいずれか一方を省略す
ることが原理的に可能である。
【００２１】ところで、従来の回路構成と比較すると、
本例では基本クロックＣＰ１に基づいて複数の割り付け
順序信号Ｑ1 ′, Ｑ2 ′を発生するラッチタイミング割
り付け回路１０が新設されている。そして、Ｄ型フリッ
プフロップ１３と１５は２段のシフトレジスタを構成し
ている。１ラインＮビットの場合はＮ個の縦列接続され
たＤ型フリップフロップを必要とするので、１ライン分
の表示データの転送に際してはＮ2 回のシフト動作を発
生してしまう。これは一見、タイミング割り付け回路１
０での消費電力が増大するので、全体としての消費電力
は従来と変わらないように思われる。しかしながら、表
示データとは異なり、Ｄ型フリップフロップ１３と１５
のデータ入力は信号ＣＰ１Ａ，Ｑ1 のように１ライン期
間で１周期の低周波信号（１ラインで１回だけ反転する
信号）である。従って、シフト動作はＮ2 回であるが、
反転動作はＮ回である。図２では現実的でない１ライン
２ビットであるので１ラインで２回の反転動作を行な
う。１ラインＮビットのときはＮ2 回ではなくＮ回の反
転動作で済む。これはビット数に対する線形的な電力消
費である。ここで、上記のラッチ回路での反転動作回数
にタイミング割り付け回路１０の反転動作回数を加える
と、１ラインデータ転送には（ｎＮ／２＋ｎＮ）＝ ３
ｎＮ／２であり、本例の電力消費は従来に比べ３／２Ｎ
となる。本例は従来に比べビット数の増大に対して消費
電力が対数的に圧縮されていることが判る。
本例では基本クロックＣＰ１に基づいて複数の割り付け
順序信号Ｑ1 ′, Ｑ2 ′を発生するラッチタイミング割
り付け回路１０が新設されている。そして、Ｄ型フリッ
プフロップ１３と１５は２段のシフトレジスタを構成し
ている。１ラインＮビットの場合はＮ個の縦列接続され
たＤ型フリップフロップを必要とするので、１ライン分
の表示データの転送に際してはＮ2 回のシフト動作を発
生してしまう。これは一見、タイミング割り付け回路１
０での消費電力が増大するので、全体としての消費電力
は従来と変わらないように思われる。しかしながら、表
示データとは異なり、Ｄ型フリップフロップ１３と１５
のデータ入力は信号ＣＰ１Ａ，Ｑ1 のように１ライン期
間で１周期の低周波信号（１ラインで１回だけ反転する
信号）である。従って、シフト動作はＮ2 回であるが、
反転動作はＮ回である。図２では現実的でない１ライン
２ビットであるので１ラインで２回の反転動作を行な
う。１ラインＮビットのときはＮ2 回ではなくＮ回の反
転動作で済む。これはビット数に対する線形的な電力消
費である。ここで、上記のラッチ回路での反転動作回数
にタイミング割り付け回路１０の反転動作回数を加える
と、１ラインデータ転送には（ｎＮ／２＋ｎＮ）＝ ３
ｎＮ／２であり、本例の電力消費は従来に比べ３／２Ｎ
となる。本例は従来に比べビット数の増大に対して消費
電力が対数的に圧縮されていることが判る。
【００２２】ところで、データラインＤＡ１のみの場合
は、ＣＭＯＳの素子数の削減には寄与していないが、２
ライン以上の場合はラッチ回路の素子数がＤ型フリップ
フロップの約半分であるため、素子数の増加を抑制で
き、ドライバＩＣのチップ面積を節約できる。
は、ＣＭＯＳの素子数の削減には寄与していないが、２
ライン以上の場合はラッチ回路の素子数がＤ型フリップ
フロップの約半分であるため、素子数の増加を抑制で
き、ドライバＩＣのチップ面積を節約できる。
【００２３】なお、本例は１ライン２ビットの線順次駆
動方式の場合を説明する都合上、ラッチタイミング割り
付け回路１０を図１に示す回路構成としてあるが、３ビ
ット以上の多ビット出力においては、また別の構成を採
用できることは言う迄もない。
動方式の場合を説明する都合上、ラッチタイミング割り
付け回路１０を図１に示す回路構成としてあるが、３ビ
ット以上の多ビット出力においては、また別の構成を採
用できることは言う迄もない。
【００２４】なお、本明細書では液晶表示装置について
説明したが、他のマトリクス型フラットディスプレイに
おいても、本例の直列・並列変換回路を用いることがで
き、また信号電極側に限らず、走査電極側に用いること
ができる。更に、予期できないデータ等の入力信号を直
列・並列変換する回路一般としての汎用性もある。
説明したが、他のマトリクス型フラットディスプレイに
おいても、本例の直列・並列変換回路を用いることがで
き、また信号電極側に限らず、走査電極側に用いること
ができる。更に、予期できないデータ等の入力信号を直
列・並列変換する回路一般としての汎用性もある。
【００２５】
【発明の効果】以上説明したように、本発明では、シリ
アル表示データを基準クロックでシフトさせて直列・並
列変換するのではなく、表示データのビット順番に対応
してデータを受け取る複数のラッチ手段を設けた点に特
徴を有している。従って、次のような効果を奏する。
アル表示データを基準クロックでシフトさせて直列・並
列変換するのではなく、表示データのビット順番に対応
してデータを受け取る複数のラッチ手段を設けた点に特
徴を有している。従って、次のような効果を奏する。
【００２６】 １ライン分の表示データの変換におい
ては、１ラインを構成するビット数と等しい回数のラッ
チ動作が行なわれることになる。従来がビット数の２乗
のシフト動作回数が必要であるのに比べ、著しい動作回
数の低減を図ることができる。
ては、１ラインを構成するビット数と等しい回数のラッ
チ動作が行なわれることになる。従来がビット数の２乗
のシフト動作回数が必要であるのに比べ、著しい動作回
数の低減を図ることができる。
【００２７】また、ラッチ手段の素子数はシフトレジス
タに比べ略半分であるので、貫通電流の流れる箇所数は
従来に比べビット数を増やすにつれ対数的に減少してい
る。このため、消費電力の低減を大幅に図ることができ
る。
タに比べ略半分であるので、貫通電流の流れる箇所数は
従来に比べビット数を増やすにつれ対数的に減少してい
る。このため、消費電力の低減を大幅に図ることができ
る。
【００２８】 ラッチタイミング割り付け手段をシフ
トレジスタで構成した場合は、１ラインの変換において
シフト動作の回数は出力ビット数の２乗になるが、各段
は１ラインで１回の反転動作を行なうのみであるから、
反転動作回数は出力ビット数と等しく、ラッチタイミン
グ割り付け手段での電力消費は相対的に問題とはならな
い。
トレジスタで構成した場合は、１ラインの変換において
シフト動作の回数は出力ビット数の２乗になるが、各段
は１ラインで１回の反転動作を行なうのみであるから、
反転動作回数は出力ビット数と等しく、ラッチタイミン
グ割り付け手段での電力消費は相対的に問題とはならな
い。
【００２９】 １個の直列・並列変換回路では、素子
数の削減の効果は上がらないが、複数系統の直列・並列
変換回路を有する構成においては、ラッチ手段の素子数
はシフトレジスタに比べ略半分であるので、総素子数の
低減を図ることができ、チップサイズの節約に寄与す
る。
数の削減の効果は上がらないが、複数系統の直列・並列
変換回路を有する構成においては、ラッチ手段の素子数
はシフトレジスタに比べ略半分であるので、総素子数の
低減を図ることができ、チップサイズの節約に寄与す
る。
【図１】本発明の実施例に係る液晶表示駆動回路を示す
ブロック図である。
ブロック図である。
【図２】同実施例における各種の信号波形を示すタイミ
ングチャートである。
ングチャートである。
【図３】従来の液晶表示駆動回路を示すブロック図であ
る。
る。
【図４】同従来例における各種の信号波形を示すタイミ
ングチャートである。
ングチャートである。
【図５】（ａ）はＤ型フリップフロップの素子構成を示
す回路図で、（ｂ）はラッチ回路の素子構成を示す回路
図である。
す回路図で、（ｂ）はラッチ回路の素子構成を示す回路
図である。
１０…ラッチタイミング割り付け回路 １２…タイミング回路 １３…シフトレジスタの１段目のＤ型フリップフロップ １４，１６…アンドゲート １５…シフトレジスタの２段目のＤ型フリップフロップ ２０…データ抽出用ラッチ回路部 ２０1 〜２０8 …データ抽出用ラッチ回路 ＣＰ１…基本クロック ＣＰ１Ａ，ＣＰ１Ｂ…タイミング信号 Ｑ1 ′, Ｑ2 ′…割り付け順序信号 ＬＡ…待ち合わせ用ラッチ部 ＬＳ…レベルシフタ（選択回路）。
Claims (4)
- 【請求項１】 シリアル表示データ信号をパラレル信号
へ変換する直列・並列変換回路を有するマトリクス型表
示駆動装置において、 前記直列・並列変換回路は、基本クロックに基づいてそ
の周期だけ互いに順次遅れたパルスを持つ割り付け順序
信号の群を発生するラッチタイミング割り付け手段と、
前記割り付け順序信号によって前記シリアル表示データ
信号から対応するビットのデータをラッチする複数のデ
ータ抽出用ラッチ手段とを有することを特徴とするマト
リクス型表示駆動装置。 - 【請求項２】 請求項１に記載のマトリクス型表示駆動
装置において、前記ラッチタイミング割り付け手段はシ
フトレジスタを有してなることを特徴とするマトリクス
型表示駆動装置。 - 【請求項３】 請求項２に記載のマトリクス型表示駆動
装置において、前記直列・並列変換回路は複数のシリア
ル表示データ信号を転送する複数系統で構成されてなる
ことを特徴とするマトリクス型表示駆動装置。 - 【請求項４】 請求項１乃至請求項３のいずれか一項に
規定するマトリクス型表示駆動装置を用いてなることを
特徴とするマトリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18654593A JPH0744124A (ja) | 1993-07-29 | 1993-07-29 | マトリクス型表示駆動装置及びマトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18654593A JPH0744124A (ja) | 1993-07-29 | 1993-07-29 | マトリクス型表示駆動装置及びマトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744124A true JPH0744124A (ja) | 1995-02-14 |
Family
ID=16190385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18654593A Pending JPH0744124A (ja) | 1993-07-29 | 1993-07-29 | マトリクス型表示駆動装置及びマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744124A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358051A (ja) * | 2001-05-31 | 2002-12-13 | Matsushita Electric Ind Co Ltd | 液晶表示装置の駆動方法および液晶表示装置 |
| KR100440359B1 (ko) * | 1995-11-06 | 2004-10-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 능동매트릭스표시장치및스캐닝회로 |
| KR100507272B1 (ko) * | 1999-12-29 | 2005-08-10 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로 |
| WO2007086500A1 (ja) * | 2006-01-26 | 2007-08-02 | Nec Corporation | 入力回路及び該入力回路を備える半導体集積回路 |
-
1993
- 1993-07-29 JP JP18654593A patent/JPH0744124A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440359B1 (ko) * | 1995-11-06 | 2004-10-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 능동매트릭스표시장치및스캐닝회로 |
| KR100507272B1 (ko) * | 1999-12-29 | 2005-08-10 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로 |
| JP2002358051A (ja) * | 2001-05-31 | 2002-12-13 | Matsushita Electric Ind Co Ltd | 液晶表示装置の駆動方法および液晶表示装置 |
| WO2007086500A1 (ja) * | 2006-01-26 | 2007-08-02 | Nec Corporation | 入力回路及び該入力回路を備える半導体集積回路 |
| US7847595B2 (en) | 2006-01-26 | 2010-12-07 | Nec Corporation | Input circuit and semiconductor integrated circuit comprising the input circuit |
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